Chip123 科技應用創新平台

標題: 在Layout時最花時間的工作是.... [打印本頁]
作者: jauylmz    時間: 2007-5-29 02:32 PM
標題: 在Layout時最花時間的工作是....
這些問題會隨著 "資歷" 和 "工作分配" 而有所不同，希望各位回答時可以說 小小說明一下。為什麼!!
作者: wlyi0928    時間: 2007-5-29 04:13 PM
標題: 我覺得喔......都要花很多時間啊......
我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!' n% E+ Q+ `" B) `
每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,
8 [* ]7 q! P% \8 P$ D4 v. A# B" A9 }而我想大家應該都能贊同這一點吧!!- C. v' Z3 W/ ?7 U1 B) R3 v4 k9 Z5 l2 i
做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來./ Y3 U0 j# |/ \, }$ J
如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,
3 T2 v4 y/ x9 p那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...; {! N+ s* I$ @6 V2 t
placement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.
0 ^% q8 l' Q# k8 `& T' `跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;- K1 X! B" t+ ?" [, \5 l
在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...
+ d, k1 i+ e8 `: b在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
" W: @7 j9 R$ [& ]8 ^或者拉出來的performance不好...等等的事情.# d% a1 g; s# |/ n) Y( z
所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,8 A, X  e0 B+ F5 j* k0 Z1 a
但是要如何才能做到周詳的計畫呢? 真的很困難耶...
9 j& Q4 y$ P. ~或許DRC已經算是裡面比較好的一項了,$ v! Z/ @1 Q: D. O
但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@
: }9 y2 z0 G# A" s+ ]/ R. o/ }: W最後是改圖...基本上改圖不見得比重新畫容易.... Z! z( c( ]; f4 E
受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!3 @' l' p  X% l( u0 C, z  H
但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,
1 `8 L2 d* T( m! |9 F* T. p- k2 B不是每次都能遇到改小不改大的囉!!
* p& `$ ~0 J8 J
8 z  n2 V9 W- A0 M7 a7 Q4 p小小淺見, 請路過先進指導!!! v) T- h* ]% h; Q3 j" g; r* U. ^
感激不盡!!
作者: keeperv    時間: 2007-5-29 10:28 PM
元件 Device creation
! a4 ^4 t+ r5 k基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
& ~4 q/ r0 z# ^/ J( |但是並不會佔用太多時間。% d* p( `$ w; P9 G, \' G
排列 Placement
" f( p: ?+ h6 ^1 b3 j" A* Z5 DSUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異
$ k1 v) t0 I( |5 |# q4 p拉線 Wiring
$ d- }6 f) ^6 `! l) C+ ]Placement做的好，拉線就比較輕鬆，除非digital線太多  f" A7 x  K! W5 R, S
APR又不幫忙，時常弄得頭昏眼花 - x6 n8 C8 j! W3 X+ A
DRC debug
5 M" y  C1 V" W5 O, d$ G在layout的時候就應該要避免這樣的問題- n# o1 g1 \* c% s, i
LVS debug 0 o1 x$ q% C9 s! K  a
若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題& V, M' {* x( R9 P5 X" n# q% P! @; [
當然有時還是會有一些LVS的問題，不過並不會花太多時間
; E5 _* F% I4 O. j比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉 - h4 n7 i4 r. h: Y1 z8 m& ^# E
當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
+ [5 s& C% f  n# i+ ?進去要改電路，結果sub circuit都找不到
) T1 \$ b7 T' v6 }9 _% Z整合 Chip Integration
6 o- N6 m2 v4 Z# P' F* A如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
% s* @0 R+ |) n5 [, b% F1 w一般若是好幾個人一起來，那真的要好好溝通' f$ A& z& D3 ?1 n2 h8 E
要是最後兜不起來就慘了:o 5 b9 O* a; N/ y2 \1 @
溝通 communication ' Q# S- L6 ~4 T. U; B; C( V" q
非常重要2 e0 @6 Y! c  }5 C
改圖 Re-layout 0 h8 n5 A1 c3 Y8 S# A( j$ }9 O
LAYOUT心中永遠的痛
& E8 u! g7 N1 \3 Y8 b! {
# w- Y3 {; O  s7 P以上...報告完畢
作者: jauylmz    時間: 2007-5-31 09:53 AM
Dear 版主大大
0 |' Q$ O* \% }! n; |) D) Y% w8 }; Y1 q) Y, s
這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。
作者: polymer    時間: 2007-6-14 04:37 PM
各位大大好
' S* ]( B: h% F# q- V: q, y我覺得在Layout時最花時間的工作是....) N  z! p" S7 d
就如同keeperv大大 , 所列出來的事項 , 6 r) [2 {% j! ~' E+ `* z
幾乎每個環節都很耗時並且耗工...
作者: majorjan    時間: 2007-6-17 01:33 AM
我個人是認為"排列 Placement"這部份是最花時間
0 L2 S: A) ]1 S- v而且是一定要花時間去plan每個block
6 ~) y" M4 G* h! b若能排得順, 相對拉線少、拉線距離短、面積使用就少
# k# ?. h) ]1 a/ g% \# p9 J+ H4 y而且和designer之間的溝通更是不能少4 w8 W6 P( w  a' A& v8 k
designer要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
2 P4 J# y- W0 \9 G不然, 到最後只會變成忙盲茫...
作者: jauylmz    時間: 2007-6-21 04:14 PM
在下的小小看法
8 H- W" X* q5 ^# r% D      
$ Q. c. {/ |, G, E) O; E' o3 C% [1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。7 h: R3 B1 I/ {

; n& {8 _6 f) l) ^" Y: k3 w4 I& ~3 J2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。
! s  w) P& L  `% t# ~7 L6 q: ~5 `: V8 e
3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。
* N! L. k' i9 Z! [7 t, A& V7 j4 H$ U% y( |* O& f9 G- Q
4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔
. F0 e- n: _) Z# d' E3 X- P: B- ~" c! ^6 G$ m) h# C
5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的# e( l7 N0 j! Z3 X6 G7 _: w: t& E
   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>! V: @: ?6 T2 w7 Z$ g- e0 U
    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。) \& M& p3 q9 |, N$ Q
   所以 這真的是要小心。
作者: heavy91    時間: 2007-6-21 04:20 PM
那我這位路過的版主可不可以問一下.....
8 E7 I+ |, `$ e0 C
' |, ~; p" G" G: X9 T9 h; B! d那一般而言大家覺得，哪家的產品，你們會覺得在 LAYOUT上的時間最短啊....$ t" a( O$ O. y9 l
' y6 X. }# J5 x
就只是覺得而已啦....或是時間上最長的也可以...
# ^# ~+ ]8 C! A! ^+ O$ b* _. `# O9 A! O1 m+ e" \
要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~
作者: jauylmz    時間: 2007-6-21 05:19 PM
就目前二大主流來說 看來是要這樣比' ~, R3 E3 f' S2 L
Laker L1   V.S   Virtuso L     
0 f5 ?4 R/ u0 OLaker L2,L3   V.S   Virtuso XL   4 G! r* W- t8 K$ Z
Laker DDL   V.S   Virtuso GXL
& H6 k( }) j, T
- N9 J0 y- @5 V才分的出來。因為各有好壞吧
2 }, V- f, Y1 |3 ^- G& t
: u4 _# Q" |7 F- f) P1 B0 q! ][ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]
作者: Oo海闊天空oO    時間: 2007-6-26 03:24 PM
我個人認為是排列最為麻煩....
6 K3 d6 w# B5 T% z7 R7 {1 m- F以 Virtuso 為例子...
) H- O) T( m$ a8 M3 W9 {排列的位置不但決定面積的大小...
( e, ^- \" G/ J1 g' d. `  b' T# f0 x更會影響到拉線的方便性...1 Z8 X) M3 M1 }) S2 w$ k
以經驗來講...資歷夠久的人..5 z$ n4 }. H, e% ~0 G6 h
可以在排列的同時就想到接下來拉線的方便性..2 p% U. N! w7 M2 R9 T  o
若排列已經出來了~~接下來的拉線就不會是多大的問題..
6 _# j+ y2 A8 D. Y8 ?& t  l因此個人的意見...就是排列最需要花時間
作者: reincarnate    時間: 2007-7-12 10:22 AM
我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧
% d8 D8 z7 s) |  {, [9 k4 v0 l1 L9 V6 Q! P7 n
像是一開始在做DEVICE..如果有舊的電路可以參考+ t( A. S/ f. d, Q- ]
0 d+ h+ `, [0 R1 `/ v. J
甚至可以直接套用 那當然是省事的多" g" y+ a$ e. ~. s8 L& o
1 j# ]6 D1 G% }/ Y/ T
否則 還是一個個去建 感覺滿麻煩的^^"
. X! \0 q+ G. Q: Y& ?. U5 I
7 n- W1 y# ?6 |! n( s而 元件排列這方面...
- u( I+ {! ]4 B& k% {, U0 U2 t9 I4 E( [- \' H& P" b5 \; N! h' |
考慮到 拉線的便利性 面積大小 以及 電路特性等等問題/ w& B6 v' B+ m2 |  o

1 o7 ^2 k. \- {; d/ x要是電路看不多 經驗有點不足
7 K, D2 m; Q) K, l, G, i4 p. B- T1 o" o
在排列元件上 或許會比較花腦筋吧~
作者: lli3793    時間: 2007-7-23 06:52 PM
標題: 劃 well, 最頭疼
元件有 pcell, 連綫有 line, 就是劃 well，最讓人頭疼3 _2 r6 \6 H9 ]( _5 W
有沒有什麽好的辦法？
作者: superfool    時間: 2007-8-17 11:28 AM
我是剛入行的新手，還不太了解這些具體的東西& S7 ]% F/ g, }! O7 S9 Q
希望能跟各位大大多學習學習
作者: yuching67    時間: 2007-8-22 02:48 PM
剛入門時我覺得排列零件是最頭痛的7 y' D  e0 R9 t
但日積月累後會漸漸順手,之後所遇的問題7 t: C& ]$ {0 w4 {- F2 C
會因產品不同lay法也不同,現在的產品變成是1 w/ ?( m# m2 W
拉線是的的惡夢啦...
作者: skeepy    時間: 2007-8-28 11:04 AM
個人覺得的是排列,從block內的device排列就可以
, h2 ?# _- Z) h, _看出這個block是扁是瘦,進而要思考對週邊其他block
. \+ W- K: ?! l8 a的影響,也會因此考慮到chip的整合.
作者: bjic    時間: 2007-10-16 10:05 AM
个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作5 K9 B( C0 X9 C  \, h* }6 u
这些准备工作包括design rule 的学习，充分了解客户的意图。再就是我把placement也放在准备工作当中，很关键的一步
: C3 ]9 C8 n. s% o* j5 C; cplacement对后期layout是否顺利起很大作用，placement根据自己的经验，还要考虑客户改版的问题。6 ]( L) S) W6 Y+ Q) v
由不到之处请指正
作者: peihsin    時間: 2007-10-16 05:04 PM
我個人覺得溝通及排列是最花腦筋的,% W1 @4 k* g& Z2 Y! ]
像零件的限制及板材的限制
# l: F* J4 u" H4 _% a- K8 ~都會有所影響
作者: stu0804    時間: 2007-10-18 10:48 PM
我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的% h0 y8 n# o, ?9 N5 j" V6 O7 W; N  ~+ Z
,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練/ c- Y( [: J1 {1 E
design rules 錯誤就不太容易發生,LVS則是接線的問題了
作者: Winters    時間: 2007-12-19 07:17 PM
目前我只是學生，做過的LAYOUT數量也很少。
" f1 j  F; _: y5 c/ g& {所以這只是我個人的看法嚕，我覺得LVS的Debug最難。
* ~1 I5 Y# W  ~1 A: f' l因為如果是DRC或許有時候會顯示出錯誤的地方，但是LVS只能慢慢看Report檔
0 X+ j4 h* ?4 u- K# |3 O這個對我而言真的是滿辛苦的工作。
; y* I& ?0 @+ d* b不過，找出BUG並且解決這種感覺，真的是爽阿。
作者: a88050015    時間: 2007-12-24 03:01 PM
我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!
作者: samgu    時間: 2007-12-25 09:32 AM
1.我也認為 floor plan 最麻煩，因為一個好的 floor plan 除了能讓訊號線走的順之外，也可以節省面積1 D) R$ R& g% B  g$ v! ~; w
2.接下來我覺得比較重要的是 power and ground line 的跑線，因為要走的順才是最重要的，而且若POWER途中一直換線其實也會降低它的電流
# Q8 V# m2 w- z& ?, u+ f3.接下來我覺得都還好，因為 DRC LVS block 刻好就會 RUN 了 ，另外create block本來就需要花一點時間
作者: minnie0606    時間: 2007-12-25 11:52 AM
如果位置沒有排列好ㄉ話！面積會變大∼甚至拉線會亂七八糟ㄉ∼
作者: yhchang    時間: 2008-1-27 11:14 AM
最花時間的應該是  給你的空間不夠
9 p( U' `% _: u2 U" V) H你勉強把東西 塞進去之後  好不容易做完6 r  w$ Q/ j/ p1 j2 Q# J6 T
結果電路圖又變了  你就完了
作者: yhchang    時間: 2008-2-5 08:17 PM
以我們公司來說
- v6 Z$ [7 S' L5 t  B" Q) ^& T6 C一直改圖對LAYOUT來說是最花時間的) w2 y% v) ~. q' v
或者是 沒有看清楚 RD寫的NOTE
; j  \! B4 w  V9 L; e$ y& D導致LAYOUT雖然能過LVS 但是LAY法卻是錯誤的
& i2 Z+ P+ {: ~# c) r* o8 H# D+ J# s
. M. D  |1 {/ L6 L4 k0 P+ i* e有時候我們公司RD也不想讓LAYOUT一直改
' F4 ~, ]: r, M9 W6 d1 j只是因為有時專案太趕
2 O* M4 m  c: N! X5 ]0 I所以只好跟LAYOUT同時平行做) a% O& g5 \' e! q7 G& [, p! m+ @. G
這樣就容易電路常常會大翻盤
作者: qwertmn    時間: 2008-3-19 01:01 PM
我是選擇排列~~~
0 a+ v/ \4 n+ G) c% q* J% G- J& B光是排列就會影響後續走線- A0 |3 B0 V/ Z9 \; }2 R
所以要特別注意~~~
作者: ynru12    時間: 2008-3-25 09:49 AM
元件的排列、拉線都會有很多要求之類的! u0 I2 y) K: j' k) Q& Z9 }
最辛苦的就是改圖~原本己經畫好的，但是rd突然說要改圖
  K; b9 j9 x% ]0 A' v然後整個的大小不變，但是改的地方，又比原來的大一些
! W) k! h* F2 f這是最麻煩最痛苦的
作者: ritafung    時間: 2008-5-26 10:19 PM
Re-layout往往是floorplan做得不好，所以floorplan是很重要。
作者: jauylmz    時間: 2008-7-9 06:34 PM
Chip Integration    可以算是拉線和DRC/LVS 嗎
作者: nebula0911    時間: 2008-9-9 09:36 AM
其實上述所有選項都基於兩個字 : "溝通".如果與designer溝通不良,即使畫的像藝術品一樣,花的在久精神部局與除錯,只要designer說不是他要的,一切枉然,全部重來.
作者: arthur03226    時間: 2008-9-10 02:56 PM
以上皆非; R- p3 h! X% X) T" L

& W7 h9 F* j; k- S. q# r我花最多時間的是在思考，# M% i% J1 E2 j6 t! p, n& A
一個5天該完成的案子，我可能會花去2~3天思考。/ L" \0 |; D: O/ r$ W
事前想的仔細，, u6 f9 y/ F% d, t
開始動手layout一直到驗證完成都會很快而且順利。
作者: fei    時間: 2008-10-23 04:34 PM
都很耗時間!!!  只要 動手 下去做  都是 耗時間!!!  哈哈~~~  用呼叫的 自動拉線  才是王道~~
作者: semico_ljj    時間: 2008-10-27 05:07 PM
布局和整合最难，最能体现实力！。。。。。。。。。。。。。。。
作者: sj1130    時間: 2008-11-9 12:01 AM
我也認為排列的部分還是會花費較久的時間，可能是因為剛接觸Layout沒多久，經驗不足顯得更無力！
% o- @" _5 X, P5 V2 N" [: a整合這部份，如果是自己獨立一人完成，雖然時間耗費較多，但是就跟寫程式一樣，如何去安排自己的line能走得順3 X, W; `% E* G$ s# M: g+ o( U+ Z
我想這才是最重要的！重點一句：還是經驗比較實際吧
作者: vincentjox    時間: 2008-11-18 11:04 AM
有不花時間的嗎
) n! s6 a4 ^8 x% j' x+ @8 FLAYOUT我覺得每項都很花時間
% j) k! _  N0 K! o# `$ G9 |( j不管是佈局還是LVS/DRC6 n% r3 _& d: B' g( i% e4 n
每項都得小心翼翼
: j- V; N2 o7 x3 I) r做快不見得好3 v/ H) f4 O3 \0 _& E
做對才是重要
作者: app    時間: 2009-4-9 01:03 AM
我也覺得 floor plan 最麻煩~
" }" k3 E' f9 o0 w6 j因要如何將每個block充分擺到適當的位子~
$ f* w* K# j* q; X6 X9 t# ?# R; {這是一種學問~" g( c$ j5 s7 \/ }: Z$ e. m! {
因擺的好的話~. Y" X5 f+ E$ o- F6 k; u6 O$ B8 L
其他的閃線或拉power一切都還滿ok的
作者: pkjordan    時間: 2009-4-24 01:19 PM
2.  排列 Placement   6 L, l% S' U1 |" D+ g1 p1 `
6.  整合 Chip Integration4 _& |& Y# ~. X# ~
7.  溝通 communication
4 Q: U+ v7 b1 \這三個最麻煩
作者: brooo    時間: 2009-6-27 01:02 AM
排列最花時間吧
) A4 w. F3 ?8 @
6 f0 m( G$ Z  L- z6 C* ^* t) @9 c在layout初期就要花很多時間先想好如何排列
3 ?* m: i1 S! t+ ]9 O) ?; I: c. x# E1 p1 f
% N2 P9 I1 N6 v1 q' o% S& s: C; r想好後，反而才會省下大量的時間
作者: AaronChu    時間: 2009-7-4 12:07 PM
位置該怎麼擺真的需要一開始的計畫...
2 g$ ]4 T( y2 I% Z要不然最後會發生難以挽回的錯誤啊>.<
作者: clarkhuang    時間: 2009-7-8 11:56 AM
floor  plan比較花時間  只要floor plan 做好   - \2 e( c6 `& S; A# M* C

+ Q- ~  B& O5 b其他就會很快   相對LVS 問題也比較好除錯$ L7 B- [1 B5 g3 q. e" }
* X9 X; q3 ?" P* q) ^- S7 k
HR.概念有  應該DRC LVS比較不會有問題吧
作者: kevinpu    時間: 2009-9-3 09:08 AM
我覺得placement和溝通是花最多時間的,因為會決定你的做法和拉線的容易度,
) E# j: d6 P% U3 X( }( d# e/ l再整合時也會是另一個問題
作者: merry.fan    時間: 2009-10-30 01:01 PM
我也覺得 floor plan ,整合 Chip Integration最麻煩~
作者: 腳踏    時間: 2010-5-6 05:53 PM
排列 Placement& h( f' ]/ {, C0 k3 g% ~$ U
溝通 communication
0 ]: P5 C* p/ x' N$ X1 Q; X, U& V& h
  h. E0 ~& ~$ j" I這二點很重要
2 d% K) q5 b7 W. g& h: v$ v其他的還好啦  都是花時間
作者: abc0123    時間: 2010-5-6 11:15 PM
有了以上前輩的經驗 讓小弟我更清楚這行的工作在做什麼了
作者: killerwind10    時間: 2010-6-20 04:18 PM
感覺上建構小元件都還好) ~' r$ `" }1 D
但是當設計成大電路- {1 l3 O1 c! Z! g& }
可真是令人頭痛~
作者: alex6551    時間: 2010-10-20 06:21 PM
所有的東西只要當初架構好，後面要做的會容易多，layout花的時間原本就跟電路多寡成正比，但是最浪費時間的往往就是Re layout，尤其是layout到最小面積的時候，被告知說要修改電路或是增減東西時，往往都比原來要花上兩倍時間以上。
作者: qoo1625    時間: 2011-10-1 06:05 PM
我是學生而已，都做很小很小的電路=_=，目前畫的圖都不太需要管其他東西，通常就只要盡全力把面積縮到最小就好，所以我覺得排列比較麻煩...
作者: lypei-mr1987    時間: 2012-3-13 05:45 PM
我是剛入行的新手，還不太了解這些具體的東西
作者: bowbow99    時間: 2012-4-5 06:29 PM
要思考如何擺放才能節省面積!
作者: liu.leon    時間: 2012-4-13 04:58 PM
回復 3# keeperv
) g9 j5 c7 S+ S* S  W3 K" `7 Q9 i: `: t. R5 J
& [& L1 d" u) L( l5 y, i
    說到layout心理的話~~~尤其最後一項, re-layout 一次還好,有些RD 改了又改, 從A版改到K版了~~老闆還是讓他tapeout
作者: liu.leon    時間: 2012-4-17 01:37 PM
回復 7# jauylmz 8 ~8 h" P0 }7 |) k

4 O4 i$ l5 j; Y. F6 ^1 |( j- q- @0 l
    +1
作者: bizer178    時間: 2015-2-26 01:20 PM
PLACMENT
' n: x/ f. y5 Z" o4 g5 T& A9 x! _如果不是笨蛋工程師在設計電路圖,PLACMENT一定是花時間最多的
8 [6 M7 r% x5 I- U( b! z如果是的話' P  B: r1 S6 r; F
Relayout一定是最多時間的
作者: CSPS60408    時間: 2015-4-7 09:16 PM
每次元件都讓我想很久 要怎麼畫阿...大家用的ˊ都不一樣
作者: engineer    時間: 2015-4-9 05:59 AM
有些人認為好的 design 可以彌補 layout 上的失誤，可是有很多 design 模擬 ok 的電路，最後卻以失敗或良率不佳告終，這是怎麼回事？
作者: h22823245    時間: 2015-7-14 09:49 PM
DESIGN CHAGE 眞的是最大噩夢
作者: alan0520    時間: 2015-8-5 10:56 AM
The wholechip floorplan is very important before you start the layout.
  @! D! G. c1 w, D; b. _& E+ oThen the position of output pin are fixed for each sub block,and the line drawing will be smooth.3 b: m; f, F$ m, M
Finally,the drc & lvs could be so easy to do .9 O5 U: I, Y& w9 j+ n, z+ V
But the floorplan must be verified by designer.The thing of re-layout almost have not be happened.
作者: seulambbb    時間: 2016-4-25 01:32 PM
floorplan+溝通應該是最麻煩的  % `# \2 P' k. H1 }! f, N
但這項做好其他的就輕鬆多了~
  \! b" M. B& S% P除了re layout.....
作者: 鄒佳佑@FB    時間: 2016-7-6 01:51 PM
繼續努力，互相打氣一下吧，畢竟工作就是會有很多變化
作者: iamman307    時間: 2022-8-30 09:57 AM
參考各位先進的意見受益良多,謝謝各位



歡迎光臨 Chip123 科技應用創新平台 (http://www.chip123.com/) Powered by Discuz! X3.2