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標題: 應用於系統晶片之矽智財共同驗證與快速雛型技術（SoC Technical Journal) [打印本頁]
作者: masonchung    時間: 2007-5-26 11:43 PM
標題: 應用於系統晶片之矽智財共同驗證與快速雛型技術（SoC Technical Journal)
隨著製程的快速推進及積體電路（IC）設計( U9 h7 [- M" Q7 y( E
複雜度之大幅增加，系統晶片（SoC）及矽智財
& i" \. U6 h3 M6 y5 k. t（IP）已成為IC 設計領域逐漸流行之趨勢。從2 f9 v/ [( a/ D, o9 {4 d( b; I) l; m
傳統IC 設計邁向前瞻性之SoC/IP 設計之際，設
. D- u# b' I% r' ]計者會面臨設計複雜度增加，而導致驗證時所需
! p; L: x+ W! F6 |( q給定的測試輸入數目增加、模擬時間加長、以及7 ?% C& V2 _* ~- O" m
整合不易等諸多挑戰。因此，如何建立一個百萬
8 J: b& h4 U  b8 R2 y邏輯閘以上之SoC/IP 快速雛型驗證平台，以期
) @9 Z; F# _# Y/ r8 M* z能夠有效的加速產品開發週期，同時降低成本、$ O. Z& a! D- h8 z6 F
風險與增加產品開發第一次就成功的機會，實為- S( R! y* N5 ~8 p, I
刻不容緩之事。
* y& f1 I* o2 S6 G1 G2 k- d! e/ T同時，為降低成本與趕上產品市場的週期，
8 a+ u* d& G/ |許多晶片製造業者轉向求助於具有已驗證過的* g, N- U& T: z7 {
Hard IP 及Soft IP 的IP Provider，因為相較之下，! T- N* U: w4 Z! K8 N& N( x( O
Hard IP 與Soft IP 比較具有彈性，他們不但可以
1 n# S: I& d9 _- b* o1 f0 B) q5 z0 y透過不同的Foundry 廠製造外，還可以經由最佳- h2 A) s; Q. \, N1 j) B( L( J
化使IP 在產品的表現上更加淋漓盡致。儘管此! T# |% h. A6 E5 X: A
做法可以大大的減少新的設計在成本及產品市
3 c' E& i& O- w1 G8 o2 f場週期的風險，但如何能成功的將IP 整合的關
0 ^  p4 Y' x5 e鍵問題仍待克服，因此造成快速雛型技術（Rapid5 w0 h$ n! c% h1 j
Prototyping）應運而生。. {  M3 ~# v8 A8 r- f) q& W) Q
閱讀權限 10
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* U- h1 A( c4 f8 u7 u[ 本帖最後由 jiming 於 2007-7-3 10:58 AM 編輯 ]
作者: phoenixfeng    時間: 2007-7-5 09:46 AM
i love it very much, rapid prototyping is so important that it's valuable to research on it
; a& l0 n% F9 z) L) Kas far as i know , the cost of rapid prototyping is large, but it is smaller than the cost of
0 f8 A7 |. D$ d/ T2 N- Z& @" e; `+ aproduct failure
作者: henseneg    時間: 2010-1-24 11:18 PM
好像是很不錯的文章...下載來看看...感謝分享



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