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請教各位先進一個有關post simulation的問題
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作者:
handwin
時間:
2007-4-12 02:38 PM
標題:
請教各位先進一個有關post simulation的問題
我測一個計數器例子,我先用Xilinx 的ise跑出該計數器的netlist後,到ModelSim將原始程式與testbench
( `9 G: y9 p4 Y& W
@" ]" p! t6 y' x( A6 C
以及netlist一起做post simulation(sdf file 以及Xilinx的元件庫都有呼叫進來),但是在觀察波型的時候
% U7 p- R/ V/ } d
; s) @- |. i% ]1 E
會發現如果testbench內沒有加上 `timescale 10 ns/ 1ps 會沒有輸出波型產生;如果加上去後才會
+ ?3 T N- w5 n" w/ T
0 T3 F, F3 E1 U- Z3 O: M( m
有輸出的波型產生,想請問一下為什麼會有這樣的差異呢?麻煩大家了
作者:
greatsky
時間:
2007-4-12 07:14 PM
標題:
回復 #1 handwin 的帖子
不太曉得為何你用Modelsim simulation時要把netlist加入
7 R% t- }6 Q5 e
6 n8 P m3 m5 I$ w- d
我通常在Modelsim project中添入 原程式 與 testbench 就可以執行模擬
- \% i3 y. j* c+ z8 l
在simulation環境下需給它一個timescale 以利tool去判斷該在多少單位時間下顯示其波形
- V/ T. \) q: o+ T
0 J0 `: ~( U8 s, G
其實你可以去改10ns/1ps你應該可以發現模擬時的時間單位會變動
/ v( w4 R" |2 I; d3 s
不過，我印象中若沒有寫明的話，modelsim會給一個預設的單位時間
6 g, q) g T: y0 x
# u+ _; ^" S7 G( n0 U
這是我的看法，有錯請指正
作者:
handwin
時間:
2007-4-13 09:18 AM
1.大大您好,首先非常謝謝您的解答,不過您所說的應該是功能驗證,不包含時序驗證;而發問的問題發生在時序驗證的階段.階段上有其不同的目
f/ J6 [0 M3 b$ P: _! J
的.
( m7 g5 }+ x8 N
2.之所以要加入netlist一起編譯及模擬是為了得到各元件的內部延遲時間,而呼叫sdf file是為了得到元件外部連線的wire load delay(我也不確定
; l7 [: [% G( T. ~: j% F; s0 O
詳細情形是不是如此,有誤請前輩們予以指正)
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9 \) b$ m: m# g0 Q
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本帖最後由 handwin 於 2007-4-13 09:31 AM 編輯
]
作者:
tommywgt
時間:
2007-4-16 02:19 PM
我不知道你的問題出在哪裡, 不過我不管是function simulation或者timing simulation都會加`timescale 這個虛指令的, 另外ModelSim在load top module時可以指定simulation resolution, 我也會指定, 但是沒出現過你所說的問題也.
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