Repeatable First Silicon
Success With Unified
Verification Automation Tools
by Tao Chen , Ph.D. VP of Engineering, Tarek
Functional verification is the most important factor for silicon success. Tarek's Draco VA and PCIE-VR are unified verification automation tools for complex ASICs spanning architecture, RTL, emulation, to silicon bring-up. This presentation uses PCI Express as an example to explain the capabilities of the tools and the reasons why engineers' productivity can increase many folds with the tool.
ESL 設計方法
by Paul Y. Pan Manager, 宏太科技
ARM RealVIew SoC Designer是一完整且易於使用的工具套件,可針對複雜的SoC設計進行快速建模與模擬。它採用SystemC介面的先進週期性建模方式,能夠提供優異的模擬效能並同時確保非常高的準確度。採用SoC Designer的系統與硬體架構師能快速且正確的找出最佳化架構,無需再用傳統的手動計算方式。採用SoC Designer的虛擬原型能使嵌入式軟體開發人員,無需等到RTL或晶片樣本設計完成,在設計階段便能輕鬆地進行程式碼編寫與測試,如此可以顯著地縮短整體開發時間。
Rapid Silicon Solution (C to FPGA)
by Lucas Yu Manager, 宏太科技
Celoxica Agility Compiler可為Actel、Altera、和Xilinx等高密度可程式邏輯裝置輸出最佳化的EDIF網表,亦可產生VHDL和Verilog RTL輸出,以支援SoC合成工具。Agility Compiler與Celoxica公司廣受歡迎的DK Design Suite設計工具整合,可用來進行協同設計與協同驗證工作,藉此拓展了Software-Compiled System Design的效益給SystemC的使用者。
DK Design Suite包含了四大主要功能。 Co-design:最佳化系統設計中軟體及硬體之分割(partition); Co-Verification:以系統的規格來達到協同設計,驅動系統驗證,在整合的環境中模擬軟/硬體,並支援多種模型和語言; C to RTL:從Handel-C自動產生結構化的Verilog,VHDL或 SystemC程式碼; C to FPGA:輸出最佳化FPGA 平台(Xilinx,Altera,Actel) 之EDIF。