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標題: 用HSPICE跑analog simulation出現time step too small的錯誤 [打印本頁]

作者: d8731502 時間: 2006-8-16 02:39 PM
標題: 用HSPICE跑analog simulation出現time step too small的錯誤
用HSPICE跑simulation出現time step too small的錯誤
我的電路大多是Analog的，不知道各位先進是否有遇過
要如何解決?

[ 本帖最後由 sjhor 於 2007-4-16 05:18 PM 編輯 ]

作者: ahoku 時間: 2006-8-29 08:19 PM
標題: reply
你要在電路某一節點,設初始點,才有辨法收歛

作者: d8731502 時間: 2006-9-14 12:43 PM
我的節點，有數十萬點，應該不會叫我全部都設初始值巴，
但是若是某幾點，我要如何看出是哪些點勒？

作者: liangshangquan 時間: 2007-1-18 01:08 PM
加一两个点就可以收敛了

作者: ryanchen 時間: 2007-1-24 10:42 AM
標題: 回復 #3 d8731502 的帖子
.lis 檔案裡面會顯示哪些點的 DC value 不收斂, 可以從這些下手
不然就加大 dc interation, 在 option 中加 ITL1=400 (defaul 200)
再不行再加 DV= 0.5 ~ 5 範圍的值
再不行收斂也可以加 GMINDC =x , x =little larger than 1.0e-12, 但這會影響電路準確度算是最後手段
個人經驗請參考, 其實 HSPICE Manual 有詳細說明這個問題以及如何解決, 是最好的 database

作者: timlai 時間: 2007-3-29 02:12 AM
可以試試 .option cshunt=?f
我個人經驗 10f to 50f, 但對電路準確性有點影響

又或在 .tran <tprint> <tstop>的那個 tprint 用比較小的值，或許有幫助

作者: billywei 時間: 2007-5-15 01:47 PM
我當初在跑大電路的時候有遇到過類似的問題
結果沒有人可以幫我..= =
最後自己去翻Hspice的手冊
終於找到我要的解答
你在.tran xx xx 後面加上一個uic指令
也就是說修改後換變成
.tran xx xx UIC
希望對你有幫助

作者: d8731502 時間: 2007-5-17 11:21 AM
在加上.tran xx xx UIC之前
是否需要先產生.ic的電路initial value的檔案??

作者: kungchu 時間: 2007-5-17 01:45 PM
關於HSPICE中UIC的資訊:
節錄一本手冊(很舊的手冊)中的兩段與UIC可能會比較相關的資訊(應該可以在.dc .ic與.tran的章節找到相關的資訊)..
1.A transient analysis first calculates a DC operating point using the DC equivalent model of the circuit (unless the UIC parameter is specified in the .TRAN statement)
在暫態分析一開始會先計算直流操作點(在.tran無UIC的描述時),
應該在暫態分析開始後就利用之前計算出的直流操作點做為初始值進行模擬
2.If UIC is included in the .TRAN statement, a transient analysis is started using node voltages specified in an .IC statement.
在.tran有UIC的描述時,暫態分析開始後就會使用.IC描述中所給的值作為初始值.
(UIC與.IC應該是有相關性的)

以上,
提供給您參考,
希望對您有幫助.

作者: hycmos 時間: 2007-5-17 05:18 PM
经常的事情,会出现的.细心调整.
比如itl,gear,ic等等都是有关系的.

作者: billywei 時間: 2007-5-22 05:11 PM
關於Hspice手冊上擷錄的部份
我手邊剛好有電子檔
你可以下載來參考
不會的再提出來吧
(頁數很多..要有耐心)

作者: wjx197733 時間: 2007-5-25 09:23 AM
有时候用uic也是不行的。
最根本的还是要检查一下自己的电路是否有问题

作者: young000 時間: 2007-5-30 07:10 PM
情況允許的話,用 specter 跑看看,先確定不是電路架構的問題,不然花時間下去也是浪費...

作者: super 時間: 2007-5-31 12:45 PM
1. 要設個初始值給他收斂
2. 電路有問題
我記的和gear 這東西沒有關西也和step沒有關西

作者: awei9977 時間: 2007-6-15 03:08 PM
我自己最近碰到的例子是
就算我用以前的解決方式　就是加初值 .IC  或再 .TRAN  加  uic
但還是不能解決
我最後發現  .OPTION runlvl=2  就可解決
我相這都是演算的問題  多嘗試多試試喽
希望對你有幫助

作者: ianme 時間: 2007-6-19 03:13 PM
runlvl是跑的精度的問題吧?而且這項功能好像只出現在2006.09之後。

作者: morix 時間: 2007-6-21 02:32 PM
我之前在設計的時候也都有碰到這種問題。
多半就是給有問題的節點初始電壓，或者是掛個50fF的電容在節點上。
但電路大的時候這些方法就不太有用了，
我上google找到人家提供的方法是在option處加上：

.options
+       RELTOL = 0.01
+       ABSTOL = 1.0e-9
+       VNTOL  = 1.0e-4
+       LVLTIM = 1
+       METHOD = GEAR
+       MAXORD = 2
+       TNUM = 9999 *"pick big number"
+       ITL4 = 100

我加了以後就真的能收斂了∼試試看吧！

作者: young000 時間: 2007-7-22 07:04 PM
Hspice manual 的 Simulation and Analysis User Guide 裡面就要還算清楚的描述...

至於 UIC,請先詳細了解 UIC 的使用方式再來確定如何使用,小心不要鬧出大笑話

敝人就曾經看過 UIC 使用不當, 導致錯誤的模擬以至於設計出問題,一個 designer 如果連正確的 simulation tool 都無法好好掌握,如何能確保設計出來的電路可以實現?

作者: ted628 時間: 2007-7-27 03:17 AM
根據 The SPICE Book 上的說法，最有效的解法是 ITL4 加大。最大值是 100。

樓上有提供 google 來的 option，裡面有修改 TOL，個人是覺得先改 ITL4，真的不行才改 TOL，TOL 一改，對模擬所需時間影響不小。

作者: hvpower 時間: 2008-8-30 09:30 PM
有時候還可以換一個HSPICE版本試試

07和08版本的收斂性比03的好點

作者: yalon 時間: 2008-8-30 10:28 PM
unconverge 有時候跟 spice model 也有一點關係.
所以得花點心思下去看.

不過直接給 .ic 是最快的方式. 只是要小心.

作者: halfmoon 時間: 2008-9-3 10:46 AM
可以在POWER電源由LOW拉到工作電壓有時也可以解...

作者: isscc 時間: 2008-9-13 12:45 AM
.tran (star) (stop)
stat 可以用1u試試看 stop不要太誇張就ok了

作者: jerryhao 時間: 2008-10-22 03:39 PM
add UIC, and use GEAR as simulation method.

作者: fmgay 時間: 2008-10-22 03:51 PM
一般在双稳态电路中容易出现不收敛的情况，
检查电路中的双稳态电路(latch, DFF等)，可以给这些双稳态电路设初值（UIC）。
另外，双稳态电路在上电时都应该有reset信号将其置于某一确定的状态
如果你的电路中有reset信号，先将电路reset。

作者: semico_ljj 時間: 2008-10-28 12:59 PM
標題: 回復 13# 的帖子
这个说得很对，有体会！哈哈。。。。。。。。。。。

作者: hyseresis 時間: 2008-11-5 06:08 PM
標題: List some probably if nonconvergence...
1.Be sure to check your model parameter units.
2.Use MOS ACM=1,ACM=2,or ACM=3 source and drain diode calaulation to automatically generate parasitics.
3.Check if you MOS models had subshreshold parameter set? (NFS=1e11 for HSPICE Level 1, 2, 3 and N0=1 for HSPICE BSIM 1, 2, 3 models & Level 28).
4.Check your options .
5.schmitt Triggers are unpredictable for DC sweep and sometimes for operating point for the same reasons Oscillators and Filp-Flops are use slow transient.

作者: semico_ljj 時間: 2008-11-5 08:31 PM
標題: 回復 17# 的帖子
用过，是不错！谢谢总结

作者: tshiu 時間: 2009-3-31 09:13 AM
我用hspice 2002
加上
.options nomod probe
+gmindc = 1.0E-4
結果可以

後來使用hspice 2008
加上
.OPTION runlvl=2
也可以

作者: e2000 時間: 2009-4-8 01:25 AM
可以降低精確度去試試看，或者是把HSPICE用最新的版本去跑，因為舊版的參數好像容易出現這問題，我遇過這問題，把2004Hspice換成2007的就沒這問題了，再不然就是下.ic或.node去設定初始值讓他收斂。

作者: g923964 時間: 2009-4-13 06:40 PM
有時是電路有問題(經驗), 不見得都是.tran 設定上的問題

作者: numberto 時間: 2009-4-18 11:26 AM
標題: 回復 1# 的帖子
set "KCLTEST=0", 精度略有下降
最根本的是check一下电路，看有没有floating的节点，有的话修正或加个大电阻到地。

作者: nooby_wang 時間: 2009-5-5 05:39 PM
这个问题产生的原因很多, 有的是因为.tran设置的精度太小.
还有一次我碰到这个问题是用#22楼同样的方法, 设置VDD时不是直接给定某一值(例如VDD=1.8v), 而是用PWL 给定VDD的值(从0 到1.8v),是个ramp的过程 .

作者: kuohsi 時間: 2009-5-6 08:53 AM
0. Check circuit topology and connectivity.
This item is the same as item 0 in the DC analysis.

1. Set RELTOL=.01 in the .OPTIONS statement.
Example: .OPTIONS RELTOL=.01

2. Reduce the accuracy of ABSTOL/VNTOL if current/voltage levels allow it.
Example: . OPTION ABSTOL=1N VNTOL=1M

3. Set ITL4=500 in the .OPTIONS statement.
Example: .OPTIONS ITL4=500

4. Realistically Model Your Circuit; add parasitics, especially stray/junction capacitance.

5. Reduce the rise/fall times of the PULSE sources.
Example: VCC 1 0 PULSE 0 1 0 0 0
becomes VCC 1 0 PULSE 0 1 0 1U 1U

6. Use the .OPTIONS RAMPTIME=xxx statement to ramp up all of the sources.
Example: .OPTIONS RAMPTIME=10NS

7. Add UIC (Use Initial Conditions) to the .TRAN line.
Example: .TRAN .1N 100N UIC

8. Change the integration method to Gear (See also Special Cases below).
Example: .OPTIONS METHOD=GEAR

作者: e2000 時間: 2009-5-7 06:28 PM
當你跑放大器尤其是有切換電容的東西的時候或者是有浮接或電路點有某些地方沒給初始值他就會可能發散，我之前也是這樣，把HSPICE04年版本改成07年版本之後這問題幾乎就沒遇過了，之前遇到的時候是在SP檔裡面加上一行字，好像是降低精確度的指令，不然就是給節點初始值看看有沒有辦法收斂。

作者: stanleyy 時間: 2009-5-15 10:03 AM
你这是典型的不收敛的问题，建议你修改下或增加下初始条件，再看看结果如何，或直接看帮助文档得了

作者: toe 時間: 2009-5-15 10:10 AM
在一些power on時不確定的node
加initial value比較有用

作者: hitxiaojun 時間: 2009-5-15 01:32 PM
加主要点的初始值，一般情况下就会收敛，sim会没有问题的~

作者: minijasmine 時間: 2009-5-30 12:57 PM
time step too small的warning意味着瞬态不收敛。可采取的措施很多：增大叠代次数ITL4、减小.tran 语句中的tstep、给电路中的某些点设置初值、使用method=gear等都是很安全的措施，但有可能会增加仿真时间；而增大gmindc、增加Cshunt、改变lvltim等是有可能降低仿真精度的，使用时要特别注意；
在电源给一个

WL，我觉得是解决DC不收敛问题的。

作者: freemystyle 時間: 2009-6-3 06:06 PM
其實用gear可以解決不會stable的問題，gear雖然說LTE比較大，但是是最穩定的method

作者: u8912017 時間: 2009-11-18 03:33 PM
有遇到此問題的人都知道這是因為電路在Hspice模擬時發生了不收斂的問題，最簡單的方式就是加上initial value或者是加上一些加速收斂的指式即可…

作者: jimwang94306 時間: 2010-7-1 01:44 PM
小弟是新手謝謝大家分享經驗

作者: jsp0520 時間: 2010-7-4 07:41 PM
我之前也遇過類似的問題
baker 的書(舊版的)有提到收斂問題主要是調整 ABSTOL VNTOL RELTOL 這三個參數
這些參數是絕對電流容忍度結點電壓容忍度及相對容忍參數
根據spice的版本有不同的default值
設置可以改變疊代的次數 ITL
2007似乎是default到100(ITL=100)
再來就是電路上的問題
可能是變容比值或增益造成不收斂點
可能要檢查一下回授的參數
UIC好像沒有明顯的作用(誤?)

以上是小弟一點點的經驗
景供參考

作者: jackrabbit 時間: 2010-7-6 06:35 PM
以個人的經驗, 我會建議參數下越少越好
如果一個電路必須加了一堆參數才能模擬出結果, 我會覺得這個電路不夠robust
我也試過用iteration什麼的加了一堆, run一個簡單的DFF 接成的除頻器都可以掉clock或跑出glitch...
從此之後我就保持option只設定accuracy 跟 method 兩樣, 頂多再設個小數幾位之類的~

當不收斂發生的時候, 我第一個會建議的是加trigger source
power 用ramp (快或慢都可以試看看), 有多組power就多設幾個試試, power直接給DC很容易不收斂的!!
有power-down訊號的可以寫pwl 去toggle它, 也會有幫助
再來, probe current 很容易不收斂, 可以先拿掉看看; 減少floating/unconnected nodes, 這好像都跟演算上會扯到無窮大有關
再不行的話, 加initial condition, 去寫 .ic/ .nodeset 等等
這些試過都不行....我會先把電路拆成小block run過, 確保都正確動作後, 再check system 接線有沒有問題
最後, 才會去試下參數....
以個人經驗, 通常加trigger source 還有不probe current, 幾乎可以解決掉八成不收斂的問題
記住, spice說timestep too small只是告訴你不收斂, 不是真的把timestep加大就可以跑!!

作者: cyan215 時間: 2011-11-2 11:15 AM
原來是不收斂的問題~

參考版上大大的資訊試試看~

作者: kmchen3089 時間: 2011-12-26 12:26 AM
Dear all
My name is Kuan Min Chen
I am analog designer from Taiwan Hsinchiu
To help junior analog designers in Taiwan,
I provide my experience (about 10 years) to share with you about issue of time step too small !
Part 1 about issue of time step too small by Kuan Min Chen

1. first 用HSPICE跑analog simulation出現time step too small 有可能發生在t=0 (initial state)
or when t=t1 (t1 is less than hspice simulation stop time) ,而為何出現time step too small
之訊息,為因為 Hspice 只是一個計算器, 它對電路建立K.C.L & K.V.L equation matrix & use Newton-Raphson algorithm to solve the root of matrix equation,
且它會對很多時間點做計算,且比較相臨時間點間之電壓或電流值之差距 ,如數學上,若一曲線
y(t)在t=ta發生不連續(即不收斂,發生離散點), 則Hspice算完ya=y(ta)後 ,再算yb=y(ta+dt) but Hspice 為減少模擬時間,會先取dt較大時, 而再去比較delta_y=y(ta+dt)- y(ta)之差value, 而若delta_y較大時,則Hspice再減小dt value,(because Hspice “default think” y(t) curve is continuous in mathematic, but because 在t=ta發生不連續, so delta_y 值仍然較大,
故Hspice再減小dt value, 可是因為y(t)在t=ta發生不連續, 故Hspice即使將dt值弄到很小很小 ,而delta_y 值仍然較大,故Hspice放棄了,而認定此曲線
y(t)在t=ta發生不收斂, 而因為Hspice將dt值弄到很小很小, 故出現time step too small之訊息(because dt is dynamic time step value),且因為Hspice認為電路有連續時間之特性so Hspice不跑了,總之出現time step too small 代表發生不收斂

2 .The most effective solution to sove time step too small is to update your Hspice version (越舊的Hspice版本收斂性越差, 如Hspice 2008版本優於Hspice 2004版本, because new Hspice version has updated algorithm to solve 不收斂, 我建議勿使用早於Hspice 2007 之版本,如hspice 2010 version 則幾乎都會收斂(for無電感之電路及 t=any time point) 收斂特性為Hspice 2010>Hspice 2008 >Hspice 2004> Hspice 1999

3. 將GMINDC 及cshunt值調大雖然有助於收斂,但GMINDC 及cshunt為原本電路中不存在的東西,故GMINDC 及cshunt值調大,則模擬結果越不可信

4設定 .OPTION runlvl 中runlvl值越低雖可解決不收斂,但模擬結果越不可信,
Hspice預設runlvl=3 而runlvl值小於3模擬結果越不準確,
runlvl值大於3模擬結果越準確

5.有時不收斂是因為Fab所提供之spice model有問題, 越便宜之Fab的spice model越有問題
,因為便宜沒好貨,若Fab無法解決,則改跑無收斂性問題之tool如nanosim,但其正確性比hspice差(誤差在10%內)

作者: kmchen3089 時間: 2011-12-26 12:27 AM
Part 2 about issue of time step too small by Kuan Min Chen

6 POWER電源由LOW升高到工作電壓有時也可以解,(指如 vdda vdda 0 pwl(0ns 0v 100ns 0v 200ns 1.8v),則在0ns~100ns之時間內因為節點狀況皆相同,故在t=0處會收斂可跑,但不代表在t=1000ns處會收斂

7檢查電路中的雙穩態電路(latch, DFF等)，because 雙穩態電路在t=0處 ,because雙穩態,故Hspice易猜錯, solution is to先將雙穩態電路(latch, DFF等)reset
8.有時稍微改變vdd and temperature value 則可解決收斂問題,
如原本要vdd=1.8v ,temp=60 but不收斂,則試vdd=1.82v ,temp=62
Or vdd=1.78v ,temp=58 等組合

9.set initial condition to the critical node of your ckt ,對t=0處之收斂問題有些幫助
但不是萬能的,因為若你的電路太大且結點太多時,
我的經驗是將你跑過成功之檔案之initial state file存起來,
讓無法收斂之檔案去呼叫該initial state file, 且由hspice *.lis file
內,其會顯示那些節點有問題而再去改存起來之initial state file
內之那些節點之value ,而如此多試幾次

10增大疊代次數ITL4有一定程度之幫助,但在Fab所提供之spice model有不連續問題時,
還是沒用 ,因為若本身即為離散點,則試多少次還是發生離散

11 注意你對電路之所有輸入及控制及工作電壓及溫度之設定是否正確或是否合理,
記住Hspice 只是一個計算機,它只是幫你解K.C.L & K.V.L equation,
而你的電路架構及對電路之所有輸入,及控制及工作電壓及溫度之設定之不同,即等同於你製造出之K.C.L & K.V.L equation之不同, 若你製造出之equation本身就無解,
則Hspice發生不收斂,且不跑了是理所當然的, 記住Hspice 只是一個計算tool

12.活用上述之2~11點之心得則可以解決大多數之不收斂問題

希望此文對於台灣之類比設計之入門者有所幫助

作者: e2000 時間: 2012-1-4 02:33 PM
下.IC或者給某個節點一個電壓值
不然就是改變電容值，或者是像某些大大說的變time step就可以了
使用手冊上面有針對不收斂的問題解決辦法

作者: chris020 時間: 2013-3-21 09:10 PM
你沒說你電路是什麼,
像是ring osc ,SR-latch等..有回授的..要給初始條件

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