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標題:
verilog 觸發問題
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作者:
peliuya
時間:
2009-1-5 04:17 PM
標題:
verilog 觸發問題
今我欲使 sys_signal 此輸入訊號在正緣時，使 rst_B1 訊號為 High。
5 j9 [1 ?- T4 T- O0 h* l3 d5 j+ N
1 r% c# H& I, O: E+ n
正緣過後（即下一個 system clk(50 MHz)），rst_B1 復歸為 Low。
5 Z: g$ ~; q: l6 @
* K' ]5 O* m* |7 e) a* x2 \0 s
sys_signal 此訊號為 60 Hz , Duty ratio 為 50 ％ 的方波
+ u0 C" Z0 d/ |& c) t9 ~
* u/ ?1 W" G& ~* w+ L
請問應該如何撰寫此段程式？
作者:
nesty.tseng
時間:
2009-1-9 11:20 AM
always @(posedge CLK_50M or negedge PORB)
1 Q Y! j, V9 r; y' Q
begin
5 @" X' x0 l0 [- x3 n3 j
if(!PORB)
0 `5 t# d, a. d* F; w0 A' t
sys_signal_d1 <= #1 1b'0;
1 u, P) e. J6 R9 r5 ~) ~
else
6 x9 o$ I+ C" S+ m$ d0 d- z
sys_signal_d1 <= #1 sys_signal;
3 B7 p. \1 I$ g" ?& u
end
% T7 U. `8 D5 _) L
; _ D4 D. {8 @8 |7 `: M# S
assign sys_signal_pul = sys_signal & ! sys_signal_d1;
) j4 x/ ^6 ?. t+ T- a5 F
9 H& s0 m/ q6 I: O1 N1 }
always @(posedge sys_signal or negedge sys_signal_pul)
* B. [! l* z! J- ~5 k
begin
1 \- s3 U7 U' Z
if(!sys_signal_pul)
3 q) |0 V5 F8 n @% C- R
rst_B1 <= #1 1'b0;
* k3 L) D$ \% f4 Z) v# F$ e
else
: ^$ w) w; G! s& o. c
rst_B1 <= #1 1'b1;
& |' V" K( j/ ~5 | v+ x- [$ S$ n: L
end
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