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標題:
QUARTUS II是否有正緣觸發的元件??
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作者:
jimcooper
時間:
2008-12-14 12:30 PM
標題:
QUARTUS II是否有正緣觸發的元件??
在Block Diagram的模式下
8 n4 X0 a, |, W0 T# {. }
如果我輸入一個方波,而輸出想要得到正緣觸發的波型...
) h" h; B. K, i W8 i
請問有元件可以辦到這個嗎??
3 Q8 w# r% G1 w+ m5 T8 N7 y/ Y, }
9 X" `6 P5 n; P- s( m
我是有設計一個電路
1 r5 t6 z! J9 l. e6 M8 d+ u1 M
9 W* v+ P' \( o# \" @+ Q
但是此電路的DATA輸入頻率如果比CLK還快的話,就會失效....
+ D$ }' g1 [; k! B) V! z
所以我想請問各位有沒有單純是正緣觸發的元件..
作者:
masonchung
時間:
2008-12-14 02:41 PM
電路的DATA輸入頻率比CLK還快 這是設計的問題 不是元件的問題
作者:
jimcooper
時間:
2008-12-14 05:24 PM
我算是初學者,設計上的經驗還不夠,以上是目前我所能想到的電路....
4 _5 S. f5 ?$ q6 t
因為我找不到只有單純正緣觸發的元件..
P- v% X- A4 R# N( d; j7 D
不知道QUARTUS II是否有這項元件可以使用...
4 M/ N/ C) `1 x9 @% O0 q
3 C4 l7 S; o) A- h/ g$ `
請各位幫幫小弟我這初學者...
作者:
jason_lin
時間:
2008-12-14 05:47 PM
Quartus II當然有這個元件,用線路圖Design時,打開Sambol list,在primiives裡的storage裡面有個dff元件,這就是了呀^^
作者:
jimcooper
時間:
2008-12-15 01:12 AM
' A5 Q( N7 b# M! r9 u# N% Y
& v t7 ^9 Z) \/ [
以上是我直接對DATA及OUT做手動設定的.....我要的感覺是這樣
9 \- D/ `# m- p% C t9 x
DATA是輸入,然後OUT是輸出,DATA在正緣的時候,直接輸出一個PLUSE,其他狀況則是低態
, h8 C X& `" \5 M1 v# r& z K
7 ^6 G. @: q! s1 y
這個D型正反器有辦法做到嗎??
作者:
jason_lin
時間:
2008-12-15 10:03 AM
基本上不管是哪一個軟體,根本沒這種元件,如果要這種元件,要自己設計.
9 M3 J% v$ Y1 Y0 M+ c0 \, M
PLUSE的寬度最好用一個clk去做,做成同步訊號,如果用gate 做delay去做,會比較危險!
- B% q4 a8 S L, C
加上你的圖怎麼沒clk訊號?只有DATA跟out1?
2 J2 |6 S2 n6 J& L+ e% W
Data是clk吧?
作者:
addn
時間:
2008-12-15 01:05 PM
您好
6 N1 R& N2 R$ x: M3 d$ z# L+ v
1.你的DATA 最小週期,OUT的脈波寬度的要求為何?
; f* {! v5 a3 ?$ ^: E3 L5 R
2.這功能,最簡單的跟本不須用到CPLD,FPGA,
' V+ j; l4 a" v/ e9 u* s& I) g
一個電容一個電阻兜成微分電路即可
作者:
jimcooper
時間:
2008-12-15 01:52 PM
先謝謝各位之前的回答^^
" d5 B4 H+ F( Z0 u" n
但是我又發現到一個問題........
, ]0 A* ~% _# Q b# F' r+ S3 D8 n
- ~, e0 I0 e# Q6 Y
我在書上看到一種電路圖,應該是可以達成我要的目的才對
: E' F* Y2 S! R9 C' B+ ~
但實際上用TIME MODE模擬出來的卻完全沒效果,讓我感覺非常奇怪
* g \7 ^. B$ Z' {& B. }& m/ X
以下
4 k6 h7 P' r) U6 Q" x9 e; ]
: ] v4 D0 `) l* t' |- s
' P& \. M2 C1 g
1 V# B( k0 u& G, g& \ O- `
! O8 |* q/ A& d" ]: J. i% O2 q
' `# h C" t) ?7 h4 h6 w
照理說用XOR的效果應該是 "1 0為1" "1 1和0 0為0"
\8 r( I; y! L, r, ]
但是從模擬的結果顯示,卻沒有XOR的效果??
: P4 x4 U7 S5 J- b$ A
這是怎麼回事呢??
* x$ {) F6 @+ ?, `9 l6 l, I! x
模擬跟實際硬體實驗會有差別嗎??
作者:
jason_lin
時間:
2008-12-18 10:09 PM
Hi,
7 \: ?3 {5 b4 y' ]0 {1 `
設計CPLD和FPGA跟設計IC不一樣,不是每個邏輯都可以自動做出來,因為軟體會最佳化掉你原本想設計的樣子.
( T; c& l9 r, S( _. M% p$ E- X
此時須要下一些限制去達到你的需求,你這個例子不須要這麼複雜,幫你Design一個你須要的function,如附件圖(其中LCELL是Altera提供的Delay cell,在Altera lib裡).
作者:
jason_lin
時間:
2008-12-18 10:13 PM
還有須要特殊的Function時,我們再來討論討論一下^__^
, T# E2 `! q; N
希望對你有幫助!
, m+ s5 F6 o+ r; U+ P' \
作者:
jimcooper
時間:
2008-12-23 05:40 PM
謝謝您的解答....
1 d! X$ j+ | p- o3 K0 l& m2 r
我會去試試看^^
歡迎光臨 Chip123 科技應用創新平台 (http://www.chip123.com/)
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9 W* v+ P' \( o# \" @+ Q
: ] v4 D0 `) l* t' |- s
' P& \. M2 C1 g
1 V# B( k0 u& G, g& \ O- `
