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標題:
為何視同一條timing path
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作者:
jerryyao
時間:
2008-9-18 07:40 PM
標題:
為何視同一條timing path
Dear sir,
3 `5 s! g1 o' A( W! Q' R# w
請看圖，所有的記憶體都是同步的，所以我基本上認為因該有兩條timing path，
7 w; f* _( @9 e: Q: Q; ]" y
第一條 ： clock -> 同步SRAM -> 同步ROM的data input
( Y, ^" t$ L1 l/ @2 {
第二條 : clock -> 同步ROM -> FlipFlop的data input
7 P# t! p- S. m; J: ~
但在FPGA與CMOS下做STA時都是只有一條PATH：從clock直接到FlipFlop的data input，途中把同步ROM當成組合邏輯元件似的，將他的delay值加到這調路徑，好奇怪喔，都是同步零件阿。
* \$ H5 F [) Z0 Z' _ l- B
想要將ROM設成false_path要不好設，請問該如何做？
1 D9 i F, v( {3 `/ K
謝謝。
作者:
sieg70
時間:
2008-9-22 10:46 AM
一般ROM是用LUT一類查表的電路來實現, 所以在看timing path時會由sync SRAM直接看到FlipFlop,
' e- v" r8 o* k# p, U# Y* [
至於你電路的sync ROM(?) 可能是ROM加上register input/output, 這東西很可能在合成時跟上/下游
* j' W, \9 O) H! }* w+ ~
合併, 建議你仔細看一看你的log檔, 或是technology view, 看是否有作化簡的動作
1 M# f2 g7 w5 i
) x$ B: k+ f% o0 K5 c9 _2 T, i
還是你方便將這段code post上來給大家合成玩看看?
作者:
masonchung
時間:
2008-9-22 10:33 PM
ROM / RAM 是 DC 可以合成出來的嗎 ?
& y- ?) s' G7 ^
除了 Register File 應該都不行吧
5 P+ G5 }- l2 _4 C
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本帖最後由 masonchung 於 2008-9-22 10:34 PM 編輯
]
作者:
jerryyao
時間:
2008-9-23 09:42 AM
For sieg70 :
/ S7 N, R! n4 e8 W6 w# Q
您指的是在FPGA下吧，您的解釋我認為可能性很大，不知是否有方法要FPGA tool用memory cell來做ROM?不要用LUT。但在CMOS下就解釋不通了。
0 b- Q, w2 | P5 [
此外我也會去看log檔, 或是technology view，謝謝。
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! m) H+ J% h8 ?( d
For masonchung :
; V' T$ N0 o& i/ k/ Y4 l- h2 ]
ROM / RAM在CMOS下都是用memory compiler產生的，所以是hardmarco。
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ROM / RAM在FPGA下都是用FPGA tool產生的。 謝謝。
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本帖最後由 jerryyao 於 2008-9-23 09:50 AM 編輯
]
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