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標題:
[verilog]inout port的用法
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作者:
celadon
時間:
2008-8-20 10:16 PM
標題:
[verilog]inout port的用法
當enable==1時，我要送資料進去 input
. [9 t5 b% p/ w# M" X6 } h
當enable==0時，將運算後的資料送出來 output
- z C' w9 w4 `6 F
6 k$ s9 b2 t/ r8 C5 ~; W( o
請問要怎麼怎麼用enable控制inout port?
作者:
jerryyao
時間:
2008-8-24 01:26 PM
assign out = (enable) ? 1'bz : data;
作者:
sieg70
時間:
2008-8-26 08:21 AM
module bidir_port(oe, clk, bidir)
8 g+ j4 U! x, S) h7 w% T
9 O7 z8 V! }; y; V
input oe; // 即你所寫的oe
$ a" Y' x+ I% c) P. f0 l4 w
input clk;
$ F, S4 y$ F- r+ H1 H# I- y" b
inout bidir;
( d. M" d% a- Z2 V6 Q
, p6 R6 T" \3 G2 r0 V; W; ^$ g
wire a; // 要丟出去的資料
( w( y! D& a) E; z; z
reg b; // 讀資料進來處理的位置
" K1 E# f: |2 U& {- x
8 \' V# i" C' X2 x
# }7 F d& H3 v- A4 u" }% y
assign bidir = oe ? a : 1'bZ;
2 Q0 m6 L0 K, V+ `- |9 ?
, g! ?3 q. b) F" E' ?
always @(posedge clk)
) {; J4 p6 Z2 x" E
begin
& C- _9 }- r7 u: u1 I) B& \
b <= birdir;
$ s. D% P3 W( L$ @- x+ r# k
end
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