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標題:
ㄧ個Comparator讓它的對稱性更好, VIH/VIL更小?
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作者:
yhchang
時間:
2008-5-13 10:58 PM
標題:
ㄧ個Comparator讓它的對稱性更好, VIH/VIL更小?
最近在做 輸入介面 用的是 比較器的電路 也就是一個簡單的 Single-Stage的 OP來實現.
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但是下線之後 發現測出來的 Internal Signal rising/falling duty相當的不對稱
' i1 `3 t* x. r
而且 VIH/VIL 非常的不好 可是模擬的時候 Input 只要比 VREF 稍為高一點或低一點 不用50mv Output就會翻過去了
. m" y$ @3 g4 W: w6 O
但是 Hardware測出來 卻需要 300-400mV 實在不是很懂為什麼模擬與實際情況會差那麼多?
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`2 O E( S1 ^9 M% m' w7 U
這是個 N-TYPE的OP 上面是電流鏡接VCC 下面直接接地.
' R: A/ c# G4 {- ~5 Y
8 [6 k0 H: e4 a' }8 K. x
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本帖最後由 yhchang 於 2008-5-13 11:01 PM 編輯
]
作者:
cmin
時間:
2009-1-6 04:50 PM
簡單的OP,gain一定不會太大
. f1 h \+ v8 B! c. b
要3-400mV才比的出來
& R6 Y$ u- I0 l) T. d
輸入級的L,應該用的很小
0 K' p* Y9 I/ E1 ]" c
導致下線後mismatch很敏感
( M0 t2 f5 N6 b# {5 g
造成offset很大
作者:
liangshangquan
時間:
2009-1-7 05:32 PM
L用的很小的話，輸入對関的mismatch豈不是更差？offset更大
! H: M% X8 b) V3 M+ ~# H$ ]
樓主還是用於放大+鎖存之類的比較器提高以gain和速度
$ E9 B& D3 o* L4 o3 h: t# {2 P
同時layout match要做的比較好
作者:
rd66529
時間:
2010-11-24 05:27 PM
請問有~comparator layout floor嗎~~3q
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