Chip123 科技應用創新平台
標題:
請問latchup的正確講法
[打印本頁]
作者:
tommy01
時間:
2008-3-19 11:59 PM
標題:
請問latchup的正確講法
latchup是因為靠近Rnwell電阻大,所以VB1<VE1=VDD所以第一及的BJT導通,所以產生射極電流,然後產生集極電流,集極電流流到Rsub(大電阻),所以端電壓升高也就是第二級的base端,所以第二級的bjt導通,所以產生第二級的Ic電流,所以IB1的電流變大,導致IE1也變大,如此一直循環導致電流越來越大,把晶片燒毀 不知道這樣說對不對,但書上說是VDD跟GND短路是捨麼意思?不是只是因為電流太大的緣故嗎?
2 a: T' q; e7 i; L1 ~% {1 d& j7 p/ `
請知道的大大回答我 謝謝
作者:
y2kperfect
時間:
2008-3-20 08:22 AM
hi~
) ]- E+ ^0 D$ ]
電流太大,形同短路
) ?) M/ _& k; c5 l# s. S3 ]/ @; a
所以直接說VDD與GND SHORT
作者:
yhchang
時間:
2008-3-20 08:28 AM
我對這問題的理解如下:
# D7 ~2 q! w! z
/ i! r3 Y+ y, W1 k; a' I
1.
8 B& V/ P& L/ S0 H' M
CMOS製程 我們做出來的電路 如果正常工作 電流應該是會在 substrate 基底的表面流動.....
% O, _- g" B. c+ V# R3 ?4 p
比方一個 反相器 如果正常工作時 不是PMOS開 NMOS關 就是NMOS開 PMOS關
' K8 H* a$ L9 J6 U! w& I6 K
如果哪天 NMOS PMOS 都開, 那這個反相器 就無法正常工作了 (已經沒有反相的效果)
8 d7 j# t3 z/ E# }
輸出 OUT 那一點 PMOS NMOS的電流在 Fighting. 此時 電流正是從 VDD流到 VSS去...
) s. e/ `. p' w+ x& k
$ C0 p* c+ m: `8 S7 D* y2 z
2. 我原本預期電流只會在基底的表面流動.
! _$ ~* ~7 b8 a! z7 G, w
但只要LATCH-UP現象一發生 電流卻會在 基底 底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑)
. V" j8 O" ]4 b% T E' u) X3 c
(這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...)
" W) U6 u1 s |9 }3 a7 n) q4 F
其他就麻煩您自己看教科書 SCR電路 等效於 CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應 只要發生 Chip就會死得不明不白...
2 _$ f4 ^1 r. x, O) K
教科書上通常會寫 降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應,
0 U. }- q# f0 H. m, S
Layout上常見的作法就是每隔一段距離就要打 contact上去
U+ h+ e0 ^) t3 h c J3 _
主旨就是在降低 Rwell電阻.
- P V4 l% t6 I) m; B x) C
不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.
1 h; {, ~0 ]' U4 U: ~( G; w( A
) _7 y ]2 R, L7 u% V( L
如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.
5 o: _& ]2 l: V5 {3 e! K7 `1 e
+ z6 B# } Z/ |1 B: g5 j
[
本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯
]
作者:
ryan1
時間:
2008-3-20 10:07 AM
請問一下什麼是SCR呢?
, b6 b. S4 r/ E
**因為要防latch up 就高壓與低壓隔開.ESD的PMOS 與NMOS隔開.
作者:
y2kperfect
時間:
2008-3-20 01:09 PM
SCR:矽控整流子
- U0 _& B- [( v( Q: p
其實就像BJT,只是它用來做開關而已
7 j% r- A: S7 m! S
但其結構是為PNPN,啟動後就永久開啟,需OPEN才會停止
7 r: Q7 {0 z5 G. Q5 \2 e# f6 t
典型的SCR開啟時間是1us左右,關閉時間約5~30us
作者:
minxia.lee
時間:
2008-3-21 12:00 PM
这几天老听到说片子LATCH-UP了，但是我从书上看到的，这种现象只在PMOS NMOS之间容易发生，若单种MOS管在一个地方的话就不会发生，是吗？对于这个问题我一直不是很理解，请各位指教指教~
作者:
ryan1
時間:
2008-3-25 10:23 AM
標題:
回復 5# 的帖子
Thanks for your answer.
/ x- w# n% q- U4 H% b( d
Thanks for your answer.
9 m7 A) e l/ x( g3 v6 G
Thanks for your answer.
作者:
yhchang
時間:
2008-3-27 10:45 PM
標題:
回復 6# 的帖子
我的理解是 如果 PMOS 與NMOS 距離夠遠 中間又有 Guard ring 圍住的話
: R3 [& m" k; x. H( Q! m# q _4 S
那麼substrate底下所構成的等效電路 就不是 SCR電路
/ N9 U$ ^/ E( h: x! G& {
而是單獨的 PMOS 或 單獨的NMOS
作者:
betterliu
時間:
2008-3-30 08:43 PM
接樓上：
* A N% G x. R1 H0 d% {
其實我也一直在想，經常說的latch-up都是PMOS和NMOS之間的，但是好像聽説異電位的NWell之間
更容易
發生。
3 \9 s% Q' [+ S) M: v3 C
還有一個問題是，如果NMOS的一個端接的是VDD要注意什麽，是不是要注意ERC會引起擊穿還是什麽啊？
作者:
arthur03226
時間:
2008-5-21 01:16 PM
原帖由
tommy01
於 2008-3-19 11:59 PM 發表
6 ~' Q. y8 Y% p* m: L/ d
latchup是因為靠近Rnwell電阻大,所以VB1
' j6 C/ N$ ^" [5 d; z) I% ^
/ {" j: v x. d, A1 L/ m% c' E
% O8 i# v# J" c4 m
latch up一但發生，最後的結果不是gate被打穿就是juntion punch through或是metal燒毀。
/ E) R% v; k' G% ~6 x: ~
除了最後一項原因，其他會導致vdd gnd short所以書上講的也沒錯。
# I% U, C: x, B: O# |& s8 @
只是他只講出結果而已。
作者:
Liwayi
時間:
2010-12-9 09:25 PM
蟹蟹大大分享
, r( W, Y- D% R7 y9 [8 V. \
受益良多
作者:
a5416148
時間:
2017-2-9 04:24 PM
謝謝講解
' L% S' X! z' q9 [- h* ~5 q
早一點看到就不會懊惱就麼久了
作者:
woga668
時間:
2021-3-16 12:57 PM
謝謝大大無私分享
/ P) F' G2 S/ y$ n# j
受益良多感恩大德
作者:
CrisWu0966
時間:
2021-6-3 11:37 PM
謝謝大大無私分享
: ~5 n8 h& j% h4 c+ N
受益良多感恩大德
作者:
huangleelung
時間:
2021-6-28 10:13 AM
CMOS剖面圖畫出來，寄生BJT跟R標示出來，解釋一下寄生電路的動作原理
作者:
szona44250
時間:
2021-8-23 05:03 PM
感謝大大講解
N6 U7 j6 l( G$ _3 ^5 e
非常謝謝
作者:
nyy34345
時間:
2021-8-25 09:19 AM
0 K S5 V8 A. D
Thanks for your answer.
, y1 T! W1 S3 V) b5 v1 \4 }" i
Thanks for your answer.
" ^3 s# ]: N% Z; ^) r3 b. {& L
Thanks for your answer.
歡迎光臨 Chip123 科技應用創新平台 (http://www.chip123.com/)
Powered by Discuz! X3.2
6 ~' Q. y8 Y% p* m: L/ d