Chip123 科技應用創新平台
標題:
Modelsim的錯誤訊息
[打印本頁]
作者:
w10789173
時間:
2008-3-9 10:55 AM
標題:
Modelsim的錯誤訊息
我寫了一個testbench,但是透過modelsim來驗證結果,卻得到以下的錯誤訊息,請有經驗的人指點我一下,謝謝!
# p0 Q% s* N0 c% ?1 o3 [$ e; z7 ]
# Loading C:\FPGAdv72LS\Modeltech\win32/../ieee.std_logic_arith(body)
. _% u: ^; o: ^! L
# Loading C:\FPGAdv72LS\Modeltech\win32/../ieee.std_logic_unsigned(body)
6 n) j* f P/ n3 r: I
# Loading work.tb_memory_64(behavioral)
7 b/ k0 {7 f' @# k) n
# Loading work.memory_64(behavioral)
3 u3 p1 u" }* u* z' @
# ** Error: (vsim-3817) Formal port "clk_l" declared in the entity is not in the component.
( b' A' N+ N) @
# Time: 0 ns Iteration: 0 Region: /tb_memory_64/uut File: C:/Documents and Settings/Simulation/®à­±/RAM64/memory_64.vhd
; W0 D. C. s9 d
# ** Error: (vsim-3732) C:/Documents and Settings/Simulation/®à­±/RAM64/tb_memory_64.vhd(37): No default binding for component at 'uut'.
4 R* v: Z% @6 O" ^2 f: t; S" E
# (Port 'clr_l' is not on the entity.)
" c/ m- P$ M! H4 S8 n- m
# Region: /tb_memory_64/uut
' @% M5 B! l9 B& V( e5 d9 N6 C
# Loading work.mem_coldec(arch)
4 r) f" n- B0 G: t
# Loading work.mem_rowdec(arch)
5 m8 C: _2 i2 s4 A7 m' |
# Loading work.mem_matrix(behavioral)
$ G/ I' u3 f7 _( X. T% k" p
# Error loading design
v. Z( A2 O, ^0 P1 [. p" L
-----------------------不是很懂為何有這錯誤訊息!?
作者:
tommywgt
時間:
2008-3-11 12:24 PM
去找一下這個程式tb_memory_64.vhd
% O; |; U0 W1 m
並且serach一下這個信號:clk_l
7 G h$ R, `0 B4 ?' m
b0 ^" e) @6 M. l) Y5 @
看來問題只有一個而已
) w+ q- _+ B7 w( R! z
. [+ g6 E. ^% N$ t
7 V. Q/ D% z- P$ H3 A# O' y6 M
另外建議你換個工作目錄, 最好是類似這種的 C:\WORKSIM\...
6 x! E4 X- m4 w' y3 t+ t- A; F' G c
重點是簡單點的, 目前我在ModelSim沒遇過目錄的問題, 但是有天你也許會遇到有些tool會挑工作目錄名稱的
+ Z) W+ c) {* F) k& ?3 s
總之, 這也是好習慣之一
作者:
jeryuan
時間:
2008-10-6 10:45 AM
可能是IO宣告不一樣或有少的關係
6 d9 |* O" w; }! N2 X
工作目錄的確放在同一個資料夾下會比較好
- j$ J! p0 p3 V, d3 D
像QII常會工作目錄的關係讓你沒辦法COMPILER~
歡迎光臨 Chip123 科技應用創新平台 (http://www.chip123.com/)
Powered by Discuz! X3.2