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標題:
layout中該注意的事情
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作者:
cindyc
時間:
2008-2-13 12:20 PM
標題:
layout中該注意的事情
想請問一下 有關 power,LDO...類比方面的各 block 中
$ K8 Z6 l/ _8 L. ~) Z2 }6 e
; z( t; V# l$ m+ }; c
畫這些線路時你們都注意哪些方面的問題
* o' `4 k* i, l
; u x; S4 q& R4 G1 V
可以互相討論一下嗎
3 t' r C7 k) ^, t& I( m
' C3 `: N, H9 J% I! ^1 l6 U8 S
回答時也請說明哪種 block
z/ o- [9 l. s) `) b
& P1 U+ ^8 H v. S! i. R
[
本帖最後由 cindyc 於 2008-2-13 12:21 PM 編輯
]
作者:
world776
時間:
2008-2-14 09:53 PM
布局前的准备:
! N3 n! G) \$ {! s
1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.
+ x' y4 {% o) ]
2 Cell名称不能以数字开头.否则无法做DRACULA检查.
; m3 n5 m5 a% }* q7 }/ O
3 布局前考虑好出PIN的方向和位置
; K8 u5 e; C, R8 @% T5 E
4 布局前分析电路，完成同一功能的MOS管画在一起
1 q4 v( R D- }, B7 H
5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。
: o$ X8 W8 K7 g ]: I! s1 e' w
6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.
H' W4 t. F9 A# k1 F& f7 ^
7 在正确的路径下(一般是进到~/opus)打开icfb.
* C9 Q' I% _; S, B
8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.
( h3 J9 N& Z; }: U w/ J; {& ~
9 将不同电位的N井找出来.
0 H0 P, z3 L! A3 h6 {2 M
布局时注意:
1 R' J" F9 a; i" I
10 更改原理图后一定记得check and save
3 j' Q) S3 ^5 Y
11 完成每个cell后要归原点
+ I. I; r- Y7 B
12 DEVICE的 个数 是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线 必须 先有考虑(与经验及floorplan的水平有关).
" O* E4 y) {7 b, w6 a
13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来
5 w5 V6 U' Z' G0 Y+ n) z7 W: r
14 尽量用最上层金属接出PIN。
3 t' {; i' t, [0 s- ~) a2 ~( ?3 P
15 接出去的线拉到cell边缘,布局时记得留出走线空间.
2 Z$ \$ }6 ~/ H
16 金属连线不宜过长；
# z) @/ _6 f: Z ~0 l
17 电容一般最后画，在空档处拼凑。
3 R7 R0 Y0 h1 X) S, W0 [
18 小尺寸的mos管孔可以少打一点.
/ Q4 H1 }/ Z& T; z8 X7 r
19 LABEL标识元件时不要用y0层，mapfile不认。
" G" ?1 R* i5 n" Q
20 管子的沟道上尽量不要走线;M2的影响比M1小.
. L7 d3 w4 N$ a( I
21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联.
9 {. x' z4 `+ j3 v; i
22 多晶硅栅不能两端都打孔连接金属。
+ N" q7 b9 r& P$ s% t; f% a
23 栅上的孔最好打在栅的中间位置.
6 U/ V1 X. P$ I& o+ P1 u. t
24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅.
- @" A. F- U3 U, B- o
25 一般打孔最少打两个
; w- Q. `! J1 R [- v2 ~( G
26 Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值.
4 _- B# i& \; P4 J- X/ ^
27 薄氧化层是否有对应的植入层
: {' F% a9 T. X5 L' ]
28 金属连接孔可以嵌在diffusion的孔中间.
# V: w8 r( [- z4 P0 u2 e7 h
29 两段金属连接处重叠的地方注意金属线最小宽度
3 C; Q- y4 O) h( ^- V
30 连线接头处一定要重叠，画的时候将该区域放大可避免此错误。
# i* s4 o8 W8 y' |
31 摆放各个小CELL时注意不要挤得太近，没有留出走线空间。最后线只能从DEVICE上跨过去。
. B& U1 i _2 g! |6 V
32 Text2,y0层只是用来做检查或标志用,不用于光刻制造.
% L U( x% ^$ F, B
33 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分开。
/ k E: j( h! l$ b) L6 ]
34 Pad的pass窗口的尺寸画成整数90um.
* x. P9 i w. t/ d
35 连接Esd电路的线不能断，如果改变走向不要换金属层
8 Q" m# E7 Q7 f' F4 ?
36 Esd电路中无VDDX,VSSX,是VDDB,VSSB.
/ u& H4 ]8 C" |3 ?5 w1 W+ z" a E/ Q
37 PAD和ESD最好使用M1连接，宽度不小于20um;使用M2连接时,pad上不用打VIA孔,在ESD电路上打。
$ W% [+ K. Z2 ^1 p p* T4 o
38 PAD与芯片内部cell的连线要从ESD电路上接过去。
) O d* ?+ H0 q% [1 a2 L( N0 L
39 Esd电路的SOURCE放两边，DRAIN放中间。
. y' @4 N& b1 y" ]& J
40 ESD的D端的孔到poly的间距为4,S端到poly的间距为^+0.2.防止大电流从D端进来时影响poly.
' k* S, B* q( z- X. e2 }) V
41 ESD的pmos管与其他ESD或POWER的nmos管至少相距70um以上。
5 I: O# N" T- S* d3 d% o
42 大尺寸的pmos/nmos与其他nmos/pmos(非powermos和ESD)的间距不够70um时,但最好不要小于50um,中间加NWELL,打上NTAP.
r$ T6 K3 d* \. d! r% g
43 NWELL和PTAP的隔离效果有什么不同?NWELL较深,效果较好.
6 E5 o; c* `: l
44 只有esd电路中的管子才可以用2*2um的孔.怎么判断ESD电路？上拉P管的D/G均接VDD,S接PAD;下拉N管的G/S接VSS,D接PAD.P/N管起二极管的作用.
; \- Y* F# u A5 a7 p3 d
45 摆放ESD时nmos摆在最外缘,pmos在内.
" b2 r) N" U6 T4 j7 h) ~
46 关于匹配电路，放大电路不需要和下面的电流源匹配。什么是匹配？使需要匹配的管子所处的光刻环境一样。 匹配分为横向，纵向，和中心匹配。1221为纵向匹配，12为中心匹配（把上方1转到下方1时，上方2也达到下方2位置）21中心匹配最佳。
1 ]9 J* u/ _# |- W( W
47 尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式最佳.
5 Z; |6 `9 c$ X- H( T
48 在匹配电路的mos管左右画上dummy,用poly,poly的尺寸与管子尺寸一样,dummy与相邻的第一个poly gate的间距等于poly gate之间的间距.
5 e; s, L) M4 `+ p
49 电阻的匹配，例如1，2两电阻需要匹配，仍是1221等方法。电阻dummy两头接地vssx。
1 C5 N# }0 h- o# L1 k
50 Via不要打在电阻体,电容(poly)边缘上面.
" t x2 I1 L% G& K+ M" ]/ k7 L
51 05工艺中resistor层只是做检查用
$ L4 ]! V8 j( ?: T
52 电阻连线处孔越多,各个VIA孔的电阻是并联关系,孔形成的电阻变小.
7 Z' `8 Z4 j/ j, C
53 电阻的dummy是保证处于边缘的电阻与其他电阻蚀刻环境一样.
& ~. G/ V2 H2 D7 T9 i( x
54 电容的匹配，值，接线，位置的匹配。
& Z7 a6 K C ^ i2 j( {! ~0 I
55 电阻连接fuse的pad的连线要稍宽,因为通过的电流较大.fuse的容丝用最上层金属.
' o) U6 X0 y) N& X0 l: e6 s' I
) X* n3 k6 @3 n8 q/ f3 ~3 @
56 关于powermos
$ O( B# X" f- [- }* O# i+ J
① powermos一般接pin，要用足够宽的金属线接，
& X& Y# ^; ^6 ^" v
② 几种缩小面积的画法。
" X$ j; r4 a# D% J( B
③ 栅的间距？无要求。栅的长度不能超过100um
% T9 K7 e9 ~8 ~! K# Z" l0 }
57 Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差不大.(适应所有存在大电流通过的情况).
0 t- z! w0 {7 ~9 L9 R) s# M
58 金属层dummy要和金属走向一致，即如果M2横走，M2的dummy也是横走向
* P9 |6 Z4 g# G" t7 x
59 低层cell的pin,label等要整齐,and不要删掉以备后用.
$ u1 j* L' M( ~9 @/ ~& Y7 z
60 匹配电路的栅如果横走，之间连接用的金属线会是竖走，用金属一层，和规定的金属走向一致。
) l7 n; y' r) ], d9 e
61 不同宽度金属连接的影响？整个layout面积较大时影响可忽略.
! D9 A4 u; |0 L
62 输出端节电容要小.多个管子并联,有一端是输出时注意做到这点.
: A$ |/ m" x3 [3 b' J% J d
63 做DRACULA检查时,如果先运行drc,drc检查没有完毕时做了lvs检查,那么drc检查的每一步会比lvs检查的每一步快;反之,lvs会比drc快.
, i9 J0 L- h/ ?, c: m
64 最终DRACULA通过之后在layout图中空隙处加上ptap,先用thin-oxid将空隙处填满,再打上孔,金属宽度不要超过10,即一行最多8个孔(06工艺)
) X. G7 O+ n: L* |/ R" P! n$ Y
65 为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD.
) j& n& [) u8 \- H; B
66 金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度度的直角.
; k/ ?: Q7 ~$ N! v
67 如果w=20,可画成两个w=10mos管并联
9 f& k) f' o6 V
68 并联的管子共用端为S端,或D端;串联的管子共用端为s/d端.
- d* E O4 P {+ U
出错检查:
# j( p3 U) `' a1 G
69 DEVICE的各端是否都有连线；连线是否正确；
' y& w; q. b& @8 L/ C7 Y
70 完成布局检查时要查看每个接线的地方是否都有连线，特别注意VSSX，VDDX
! H" s7 d4 h" [' v$ [
71 查线时用SHOTS将线高亮显示，便于找出可以合并或是缩短距离的金属线。
; H) f7 k- k3 m" M& r* h
72 多个电阻（大于两根）打上DUMMY。保证每根电阻在光刻时所处的环境一样，最外面的电阻的NPIM层要超出EPOLY2 0.55 um，即两根电阻间距的一半。
; u( j; I$ x3 H; U. t4 J, p
73 无关的MOS管的THIN要断开，不要连在一起
' s& L, l+ K2 |. {/ J4 @" x
74 并联的管子注意漏源合并，不要连错线。一个管子的源端也是另一个管子的源端
; w) H; S0 [7 z+ S! E: R" A5 g
75 做DRAC检查时最上层的pin的名称用text2标识。Text2的名称要和该pin的名称一样.
/ @5 Q+ `6 U, J, R0 D: N9 S# `
76 大CELL不要做DIVA检查,用DRACULE.
! s- D+ ]0 I" t, i# s
77 Text2层要打在最顶层cell里.如果打在pad上,于最顶层调用此PAD,Dracula无法认出此pin.
# x7 H1 \8 d y+ t
78 消除电阻dummy的lvs报错，把nimp和RPdummy层移出最边缘的电阻，不要覆盖dummy
/ [6 x2 ?* j$ B6 D( l
79 06工艺中M1最小宽度0.8,如果用0.8的M1拐线,虽然diva的drc不报错,但DRACULE的drc会在拐角处报错.要在拐角处加宽金属线.
7 {$ z9 \6 a, g2 Z
80 最后DRACULA的lvs通过,但是drc没有过,每次改正drc错误前可把layout图存成layout1,再改正.以免改错影响lvs不通过,旧版图也被保存下来了.
: v' D# q5 C7 \
81 Cell中间的连线尽量在低层cell中连完,不要放在高层cell中连,特别不要在最高层cell中连,因为最高层cell的布局经常会改动,走线容易因为cell的移动变得混乱.
; h' i) h& ]2 T. o
82 DRACULA的drc无法检查出pad必须满足pad到与pad无关的物体间距为10这一规则.
/ V' _' D `5 v) n" `1 \! O
83 做DRACULA检查时开两个窗口,一个用于lvs,一个用于drc.可同时进行,节省时间.
+ E3 L+ Q& g; m
容易犯的错误
' l+ _/ a" B/ Z" _/ N! c
84 电阻忘记加dummy
$ t N% m! x! l# }
85 使用NS功能后没有复原(选取AS),之后又进行整图移动操作,结果被NS的元件没有移动,图形被破坏.
" c4 m. w; ?8 v$ m6 j8 X' d" ^
86 使用strech功能时错选.每次操作时注意看图左下角提示.
, u. v% N# G; z1 g" j
87 Op电路中输入放大端的管子的衬底不接vddb/vddx.
6 P) Q1 }0 d1 D. U* _- E6 @
88 是否按下capslock键后没有还原就操作
T* V5 K6 }& g: c/ v) _
节省面积的途径
3 Q. U% h% R& L$ E( i3 L: u
89 电源线下面可以画有器件.节省面积.
. A# k9 s/ }# n; [4 H/ l2 t
90 电阻上面可以走线，画电阻的区域可以充分利用。
! e) o7 s3 }% o7 t3 }
91 电阻的长度画越长越省面积。
2 P1 ]$ g. A& H
92 走线时金属线宽走最小可以节省面积.并不需要走孔的宽度.
3 C: o; D% E5 w2 w* H1 A0 T! ^' V- c; L
93 做新版本的layout图时，旧图保存，不要改动或删除。减小面积时如果低层CELL的线有与外层CELL相连，可以从更改连线入手，减小走线面积。
u, d2 ?+ b; B7 k+ v9 L7 ? v6 D. M
94 版图中面积被device，device的间隔和走线空间分割。减小面积一般从走线空间入手，更改FLOORPLAN
作者:
minxia.lee
時間:
2008-2-26 10:33 AM
1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.
4 j. H) P6 R0 B$ `
请教二楼，是否一定要这样设置？倘若我按照规则上的最小尺寸来设置，可以吗？
作者:
minxia.lee
時間:
2008-2-26 11:43 AM
22 多晶硅栅不能两端都打孔连接金属。
! Z4 P# p- G8 W U# n% J( X
做了会有什么影响？
作者:
semico_ljj
時間:
2008-10-23 04:20 PM
"22 多晶硅栅不能两端都打孔连接金属。" 不会吧，我就是这么做的？？？有问题吗
作者:
lethalkiss1
時間:
2009-7-28 08:05 PM
22 多晶硅栅不能两端都打孔连接金属
6 ^ G" i* C {) E, L/ E( [' S2 ]0 C
同问！！！ 不明白原因
作者:
kstcandy
時間:
2009-8-9 10:00 PM
剛好要瞭解這方面的資訊，正好做來參考...
2 T; O, A3 O5 l6 m g
( {* r" }; b, Z% y8 D5 ?, m, b) _
謝謝分享...
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