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標題:
想問關於LVS 抓不到port問題
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作者:
kminmin1
時間:
2021-10-12 03:37 PM
標題:
想問關於LVS 抓不到port問題
請問各位大大近日有更新virtuoso
% q7 l' ^ _2 o( S8 Z( P
更新後跑LVS時卻抓不到port
- ]5 W! F1 u' Y# P# S/ W
LAYOUT 都是使用drawing畫並且已經有設好label(使用TEXT)和打在ME1
/ W+ w5 l' K; Y! ?, M
4 V7 y5 a1 d) s4 }9 g5 i
我有試過改成pin 也是無法
% H3 K+ d+ b3 S2 ~
(在virtuoso更新前是使用TEXT是成功的)
. D6 Y6 Q* s+ ~) c, N
也有比對layout 和 LVS 選項看是否跟更新前一樣都確認一樣 跑LVS後依然抓不到port
2 Z+ s+ k" y. i) @
- ?/ q, n- S- p! t
( w1 t! _2 C, T
' {+ d# u) Z/ e% Y
空接label 照理來講會寫 某port未連接在導線上
4 h. E7 S% u3 _: u) q
但是目前連警告都沒顯示
' u# B7 g0 M; n" ] T c
所以確認 他是沒認到TEXT這東西
" j! n5 }; E7 \8 O
+ h9 k; q8 r$ Q% x) [
3 l* X2 ]0 Y7 X* [; D
9 ?0 T! Q/ U' {. O- m) m1 _
網路爬文雖然有很多人討論抓不到port問題
2 x# t: {5 p+ E- x. v- C2 e
但是很多解答都是選錯purpose 或者 直接忽略port
! r Q. a# o T
所以想問各位大大該如何解決 謝謝!!
0 C1 J7 a# _; [' v Q+ S' `
4 n: y( N! r$ _7 m' V
目前是以inverter測試
; p( [& x- Q5 T
輸入輸出腳in out
( g2 r) q* G# R' }
電源接地 vdd! gnd!
0 T' v: S* b8 |: g# w
6 \. o/ p; I9 X% ~) `' F9 P! g
: f' K w9 W3 c1 D8 L8 h
錯誤訊息:
8 n8 G6 G; U! N7 F2 A6 \4 ^! J
WARNING: Invalid PATHCHK request "GROUND && ! POWER": no POWER nets present, operation aborted.
0 n- R; `' Z8 G
WARNING: Invalid PATHCHK request "POWER && ! GROUND": no POWER nets present, operation aborted.
4 A5 R9 I3 I! h6 P$ P* K
WARNING: Invalid PATHCHK request "! LABELED": no LABELED nets present, operation aborted.
( Z/ p5 ]9 \2 j; B! |
WARNING: Invalid PATHCHK request "! POWER && ! GROUND": no POWER nets present, operation aborted.
K7 @' G$ h9 A
--- WARNING: POWER, GROUND, LABELED or TEXT nets required by ERC operations do not exist. See ERC section of the transcript
7 ~; q6 l- D& R3 L/ w
+ F) L& r4 k$ J9 T8 h+ b
5 c+ }8 B; F7 H- ?% T( V8 k
4 H7 [% t8 `: H. v. }3 S
* S: I' O+ W6 a0 V
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