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標題:
lvs問題
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作者:
dan_chung_89
時間:
2014-11-5 01:28 PM
標題:
lvs問題
在電路中有兩個 gnd，一個為 VSS ，一個為 VPS ，macro在跑 lvs 時沒有問題，但跑top cell時會出現，layout 畫的mos base接點接的是VPS，可是LVS 跑出來的卻是VSS，請問這是什麼問題。
作者:
bowbow99
時間:
2014-11-5 01:28 PM
請問有沒有使用PSUB2??
/ T3 G6 b1 e- C
如果兩種gnd所接的mos base (應該是第四腳,bulk端),都沒用PSUB2!
$ I8 F- L1 T) N+ [# f' ]
這樣tool會判斷base(Pwell基底)是short在一起的！
! N' p( O/ M* g% ~- ]8 b* c6 A
所以原本應該認VPS的base,變成認VSS!
1 ]2 ^5 r# r5 _! Z' D7 t8 b; g5 b
9 n u1 F( I7 z; a3 L
' _: k" O/ a# F+ T/ M& z
3 ~7 m0 \ o1 L) E2 O+ X
PS.如有名詞使用錯誤請指點一下
作者:
m851055
時間:
2014-11-9 07:32 PM
先檢查LVS command flie看command有錯嗎？
5 O5 E" m! W5 T
如果沒有錯，在檢查command 上的描述，跟你畫的是否有相同(一般可能少畫layer)。
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