Chip123 科技應用創新平台

標題: [問題]關於某篇文章設計capless LDO 的 PMOS [打印本頁]
作者: jeff710203    時間: 2014-7-13 10:36 PM
標題: [問題]關於某篇文章設計capless LDO 的 PMOS
各位先進們3 h# [0 d9 z/ V  `  {' Y5 n
                                                                                3 f: Q9 G$ H( {8 l9 W3 ^
請問有誰拜讀過Robert J. Milliken 在 IEEE Transaction on circuit and system
) S1 ~, b: |5 N# x                                                                                # k6 ^) E" e  S+ }' a5 b
在2007年"Full on-chip CMOS Low-Dropout Voltage Regulator"，在文章的後面Table3" S6 f1 R5 P# M$ Z& D
                                                                                
0 ~: r" U/ R( h! b7 M6 ?: m提到pass transistor 設計的尺寸W/L=40000 且只要流過10uA就可以得到Gmp=3.2mA/V
; o4 T1 \  f  D                                                                                3 @1 l% C9 U! t) Z
以及CGS=100pF CGD=26pF ‧我是使用hspice模擬單顆電晶體，發現至少需要Id=100uA
* @0 |' S; @$ J) W5 i0 a1 b; t                                                                                
0 Z  p; Y% }; i2 h" D* D6 V以上的電流才可以得到Gmp=mV/A等級的大小，還是我誤解他的意思，請各位先進指教一下  E9 V$ V9 g& i
                                                                                / c- _% y% i, q' r: s* L/ e
感謝
作者: jackrabbit    時間: 2014-7-30 03:02 PM
跟bias條件有關
! @% V4 i6 B' A* m' `W/L=40000, Id=10uA, PMOS是bias在weak inversion
: q2 u- \( _1 P: M# M1 e% mgm 本來就大
9 r0 Y1 r8 ?3 ]( R  @4 l至於模擬的方式, PMOS source 接3V, drain 接2.8V
7 o+ C9 j; f" ]$ R! C掃gate電壓看電流, 找Id=10uA下的gm " V6 ?" G, n) B9 r: e
前提是你的spice model 有cover weak inversion (通常不太準~)
作者: finster    時間: 2014-9-19 08:39 AM
這幾年的cap-less LDO走向運用adaptive biasing or dynamic biasing的研究方向
- w9 r* Z* M# Z. K+ x0 _  S2007年那篇算是比較早期的作法了% L# |( G- Z: Q3 c
且如同jackrabbit所言,PMOS's size那麼大又要能有那麼高的gm,確實是要在weak inversion,而且,那也要看Foundry所提供的device model是否夠精準,我前陣子在作cap-less LDO時,就曾發現用SPICE model和用Spectre model跑出來的結果差異甚大
! Z# A2 R4 |$ q: l. q  P; j0 S. T後來仔細追究,發現是
作者: laasong    時間: 2014-9-20 01:14 PM
來看一看
  @( o7 I% x6 G8 Z$ t  Ocapless ldo真的需要考慮更多的是  補償  voltage drop1 @% `/ `6 {# n. \% U
傳統作法都是還會在layout有空間的地方塞一堆電容9 z6 E0 P7 _+ G/ Q- g
比較新的作法本身是還沒試過  畢竟  公司要的是做出來的時間而不是讓你慢慢研究阿QQ
作者: finster    時間: 2014-9-21 11:43 AM
現在的cap-less LDO走的是low quiescent current的error amplifier5 V& H+ v3 n# \0 a; ]7 ~/ H" c
以前,error amplifier的quiescent current可能是20uA~40uA不等,但現在卻是要求要在低於10uA以下,甚至在某些condition下要在0.1uA下$ z& U. G: z4 o& e4 C6 k# V

% |: d  ]! s, a$ y% [以前會覺得不合理,但,現在競爭對手都做出來了,相對的就會被要求朝此規格去設計,畢竟公司出錢請你,如果你又拿不出相對等的成績出來,想當然爾結果也可預想; U+ [. B* G' R/ x
這是RD的宿命6 V6 h$ T( X  `  n& y7 M

6 z" E, g5 }* S+ Z+ ?7 I
作者: hoodlum    時間: 2014-9-24 12:50 PM
cap-less, low quiescent current 有時跟要能快速response output voltage
6 d- D8 Z3 _9 t3 e! P& i) G% kdrop 同時滿足, 直接想還挺困難, 上來看看是否各位大大有獨到見解
( M2 ~0 ]2 R! d$ N, |可以學習一下
作者: augusta    時間: 2015-8-29 03:20 PM
學 習 一 下
作者: engineer    時間: 2015-8-29 09:29 PM
又要馬兒好，又要馬兒不吃草，IC設計很多時候都要做『trade-off』。
作者: casper1983    時間: 2015-9-19 01:11 PM
最近有一些需求，需要用到capless ldo，來參予討論一下
作者: 大澤@FB    時間: 2016-6-25 10:51 PM
感謝分享。我來研究研究一下
作者: 何建頫@FB    時間: 2016-8-12 12:59 AM
感謝大大們的討論
; y. D( H% w' L6 h, g) S/ D小弟來研究一下
作者: martinlin1688    時間: 2016-9-20 10:36 AM
最近正研讀這類電路,還不清楚設計考量
) R% u2 Q  H8 b, Q/ R) X/ I2 Y4 j/ j
作者: Juneje    時間: 2016-12-6 04:19 PM

% l4 B9 f) ^% ~1 F! `$ c) BThanks for your sharing  It's a good reference for me.
作者: shuangzi    時間: 2017-2-20 04:49 PM
感謝分享。A good topic to discussed.
作者: shuangzi    時間: 2017-2-20 04:51 PM
大大見解獨到, Thank you
1 w; I9 ^; G# m4 f# A1 Y: s
8 x5 [0 r2 T5 k1 ~# d3 p
作者: t3269713    時間: 2018-12-6 05:18 PM
最近讀這篇也有一堆問題
5 e4 Z9 \' v1 k+ s極零點分析 和 電路的動作原理都有不清楚的地方
作者: mky95361    時間: 2019-1-6 08:45 PM
想看一下隱藏內容                     
作者: andy2000a    時間: 2020-8-6 11:19 AM
  看下  是 發現如何 設計  capless  LDO2 s% d% h7 L# l: R

/ B% q  ]$ G/ I/ _" T7 O- Z5 F) ]+ _8 ]! {0 j+ z" V
" ~0 J2 V/ S# B) D
作者: lin7237226    時間: 2020-8-26 03:18 PM
感謝分享~~' Z+ X! J5 I7 Y4 f% A
作者: vindiesl2000    時間: 2021-2-5 02:27 PM
想看一下隱藏內容;感謝分享;感謝參與討論,謝謝
% |  A3 G1 g' ^0 u# e3 {



歡迎光臨 Chip123 科技應用創新平台 (http://www.chip123.com/) Powered by Discuz! X3.2