Chip123 科技應用創新平台

標題: 菜鳥求問 - 釐清觀念 [打印本頁]

---

作者: mrj0702    時間: 2013-3-25 01:22 AM
標題: 菜鳥求問 - 釐清觀念
各位先進你們好：
0 `- d& L, q$ @5 I, J- o1 ]+ M　　小弟應該算是初次"認真"接觸數位IC。所以想釐清一下自己的認知是否正確，之後的資料自己找起來也比較有頭緒。

( Z+ l1 R+ ^0 D  o" B在學校的課程中大致上知道數位IC的流程如下：
# D. o( o3 x% Y5 G5 Z$ N7 J根據需求，先寫個基本的流程。
# g+ |8 g1 B0 r3 l: r- u4 S然後利用Verilog HDL(或VHDL)撰寫之後，在ModelSim(或QII)上進行模擬。
. r; x7 J( v0 l" ~如果正確，再燒錄到 DEII(或FPGA)進行平台進行再確認即可。
8 L! v* ]6 I6 v
但是，如果要做成可以下線的IC(MOS那種)，中間不是需要將 VHDL code透過軟體自動合成電路(Layout)，然後再進行DRC、LVS...等驗證嗎？
" S# o3 Y. @3 K- N; B8 }  p9 ~2 V這算是Referenced Flow for Cell-based IC Design 嗎??
8 Y* Q( A4 m" Z
5 _, R( z+ V7 Y' I再請問，電路合成軟體一般都是使用哪一套工具?是Synopsys的工具?還是Laker?

麻煩各位先進幫我釐清觀念，越詳細越好，謝謝！

---

作者: seraphim0512    時間: 2014-3-26 09:43 PM
第二個問題的話，我是使用Synopsys做合成，是學校提供的。

---

作者: sieg70    時間: 2015-4-9 04:40 PM


6 [' |7 x  t" |4 Y0 Q, K2 e3 U你的經歷只能說是數位ic設計中的一環 (prototyping).

/ f2 H& @0 j8 S) S3 P  U# H數位ic設計, 以學理上大致分 design entry , synthesis, PAR 這幾個過程
% \$ I" @( R' Q其中每個環節都有不同公司的產品可以選用, 比如 synthesis 這環就有synopsys的 design compiler 跟 cadence的RTL compiler
% `6 [9 M% G! q% y3 b還有在各環節間還有驗證的問題, 從simulator到更完整的 prototyping, 也有不同的公司在做.
, {9 L% J; W& {8 _* P所以, 只要是做ic設計的, 一定都會組合出一條 完整的 tool chain, 從最前面的 design entry到最後面的 PAR, validation, 都會選好 tools, 這就是所謂的 DESIGN FLOW.(有錢的公司就會買比較powerful (貴森森)的工具, design flow也會更完整, 沒錢的公司買的工具就比較陽春, 就要靠員工的肝來補...噁, 我不小心講出來了...)
設計會成為一個流程, 你要一步一步走, 這其中又會牽涉到管理, 工具程式 (都是為了降低成本與開發時間, 及提升效率) 以避免投片後生產出來會哭哭....
0 w- j. U  A  E4 `6 g# Q
! K8 Y( n0 t$ D) f- o$ ]1 k$ }而根據你所說的部份, 是最後面validation過程中, 大都會採FPGA protyping的方式來確定所設計的電路功能是否work, 來決定是否再往下走 (看要不要下線)
! A0 y5 C) d1 Y+ Y2 L# P2 `
) R4 U& [# o( q8 c, k* e8 P若要更清楚的話, 請到CIC去上課, 投資一下自己.
; S! c9 H  o1 J% p0 t( X- ^


3 S2 D, {  Q, m: u

# d% S2 Z* j5 ^# ?2 z+ W0 m
6 N8 J3 I6 [$ v& r' K! @

---

歡迎光臨 Chip123 科技應用創新平台 (http://www.chip123.com/)

Powered by Discuz! X3.2