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標題:
VHDL Compiler 問題
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作者:
omp61205
時間:
2012-3-10 03:16 PM
標題:
VHDL Compiler 問題
這是我從網路上找到的鬧鐘程式
, e3 w% Z: m7 W( Z
但Compiler一直不會過
5 D s5 E1 e' \: j( Y6 F
會出現Process clocking is too complex的錯誤
2 T9 a" b$ [6 V" p' K- W
請問是為什麼呢?? 謝謝
p4 n: Z% Q+ W8 r. z
: j7 F2 K$ n' `# x3 |, k4 P1 C: C" \1 @
LIBRARY ieee;
7 p* g7 M' c+ A* X$ {# N
USE ieee.std_logic_1164.all;
! a3 P$ a8 e: W" d
' k, M1 F3 F! E" n
9 B$ w, R1 w( X) r$ z
entity scalarmtime is
( [4 \+ @& G+ y' i6 X
port(set_alarm,set_sc,set_min,set_hour : in std_logic;
( a& x" U$ a* [& F/ k" S3 U
sc_data : out integer range 0 to 59;
3 b* z6 O$ G; a2 V! K; B/ j% ~
);
/ J& H" S/ Z+ Z
end scalarmtime;
: \& i: |/ m# i& `; F% _
6 c9 }! ~/ i4 l) ?6 L4 i* ^8 a
; r' R' [9 q/ u9 y* z
architecture one of scalarmtime is
! T- y) V( f. D
begin
. P1 _4 \9 k( |! I
process(set_sc)
. J) W. k8 y. m$ Z
variable set_sc_data :integer range 0 to 59;
# `1 ~0 f# i1 J8 Y, ~/ W
begin
% `9 R- B3 y5 |' N( f
if(set_alarm = '1') then
$ y( |0 k* w2 @, n7 t( W
if(set_sc'event and set_sc='1') then
( j/ E; A- Q* N/ n
if(set_sc_data = 59)then
3 M/ G! [& |3 A' [/ _1 _" b5 M
set_sc_data:= 0;
" @& {) `/ U5 A% ]* R* Q
else
& o7 v5 e: y; l7 _
set_sc_data := set_sc_data + 1;
+ y6 a7 G: r8 D! G4 q5 g
end if;
, _' }* E2 L4 n% v w- J
end if;
& ^! d' J' M& ~) M0 y
end if;
8 {) {: n: d6 b6 D3 s7 q
sc_data <= set_sc_data;
0 v6 ?& i8 d' K& {6 y
end process;
5 H" d ?* Q% [4 v9 G
end one;
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