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標題: 懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？ [打印本頁]
作者: CHIP321    時間: 2011-12-30 10:35 AM
標題: 懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？
本帖最後由 CHIP321 於 2011-12-30 10:37 AM 編輯 + a( E- M1 \1 F% `7 `$ ~) O
& m8 J( t! P2 \* T" t
多次測試中 + e1 s, D) T6 t/ S
---------------------------------------------------------------------------------------------------------------% E4 }% l) J# v- V

8 ]( S/ b9 e$ b' G1 @9 p* l* C5 m, f
VSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。
  D7 b" \; W5 f
9 U- u/ j; E( h. Q疑惑很久了，也見過別的朋友提出過這個問題，誠心求解
% B7 Y6 r3 h/ H- |0 \! l& A7 E% @. x
----------------------------------------------------------------------------------------------------------------; ]; n# Y/ X) Y
PS：
) t, n: z% w8 J( Y7 \1 q1假設電路結構是模擬+邏輯電路，無SR
  q1 \. j( E+ e- q2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
- }4 n7 J" p( f! i2 f& d1 b& b3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset
9 @6 L5 O& G5 V" O0 h9 k% a; K( X3 l) }+ x4 i
作者: marvel321    時間: 2011-12-30 10:35 AM
我的理解如下，希望LZ采纳：
8 K% {$ j. u$ K, @& s, [: l) X( P% k& w# T  F1 |
假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。
. x: V2 {# M% M$ r1 s假定初始状态整个电路处于0电位，# I' z. ]  D% F* q) c
Pin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；1 u6 K- M, u% ^: \  Y
Vss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；3 @6 w- u2 A2 |6 X7 D

6 h9 G, j# A" c如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。
作者: sendow    時間: 2012-1-31 11:22 AM
首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件; v7 @8 m/ a& i, V% q2 t& @
                                                            2. Junction順逆偏造成的差異' X; ~$ w  g) f- G9 L3 N! Q

/ X: s0 w6 W5 `; j  p; D1 [再者如果是單顆元件應該有接近的HBM level
  u- @3 E$ F0 ?1 [如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.* w9 t) A( e* S# V
! @3 |4 w7 l3 e
但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~ + W3 `7 o  G  M
system level有時可以排除很多在chip level遇到的情況.
作者: postme    時間: 2012-2-11 11:44 AM
多次測試中 . c2 ]  [- Q1 t& [, c' v/ h
---------------------------------------------------------------------------------------- ...9 g+ o2 v' O( F' g& o8 |! f6 \
CHIP321 發表於 2011-12-30 10:35 AM

3 Y+ k5 h( r# U$ H8 H  m* n- p
( s0 |; M6 z! P7 X看似相同的注入出现不同的结果，好奇怪，测试点的对称性
作者: postme    時間: 2012-2-11 11:45 AM
应该是接地线的分布参数的问题我猜
作者: postme    時間: 2012-2-12 01:40 PM
看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！
" z5 ~1 f) `: W) N0 }http://bbs.innoing.com/thread-11817298-1-5.html
作者: sendow    時間: 2012-3-7 01:58 PM
沒辦法畫圖, 大家聯想一下或者自己畫張圖,7 K9 h* m0 ^" O
! h! D. `  S& m9 i' H: ?& N3 K
舉例GGNMOS single device for HBM test6 E1 Z0 ?2 B# b. t1 Z2 i: |. i7 h
only 2 pin (I/O and GND)
- P5 O' ]. o0 H* ~* e  S8 v5 ?6 c) x' b- a* A: I
GGNMOS (drain-I/O; source & gate & sub - GND)/ @3 Z" h& e7 w  A9 }; o3 ^7 M0 j
記住ESD一個重要rule, drain contact spacing會放大,8 w* ~5 G2 M4 d5 @# X

. a3 L4 C' H* s# w: y2 O: s假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K  i4 m, r7 \; x- W3 O8 p! C
反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K
$ @. ?$ ^# @% S- a: a9 E
; N1 m4 Y( Y. u& w. a這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
' \3 j5 y: C) Y7 C  j7 F要考慮可能反過來打負電壓其實是沒有ESD bypass path~$ P, F: R- O( Y, b

; r) M8 t; t( P# V' b(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)
作者: CHIP321    時間: 2012-6-5 02:27 PM
回復 7# marvel321
5 z/ D: F6 n- a6 {Dear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。, A3 j2 F. z6 |' d1 Y5 G" f
这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。3 a. a7 ?( W; d3 q* m$ ?
搜集到的可能的解释有：
, [1 j7 k! Z( O! s; M5 ^* i+ M: B5 g+ I6 c9 O) d
1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)
) T8 m  S! ]9 W1 `& u2：从两个不同测试，不同端口看，电路拓扑结构不同& r/ Z2 v1 N0 m8 o1 z0 i
3：机台测试电路与测试模型是有差异的，差异导致不同. a8 v9 H- z, n% d0 Q8 Q# g
4：浮栅初始电位差异
5 G& r- A( e9 X& X" L- m0 ^
! o# A# @$ F2 H0 Q! ]! W9 l9 X' G/ _对于1，缺乏更完善描述问题的资料，不理解。7 {) K& T7 s* M
对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
. q7 v& p( h9 ^) a  H) ]0 I; B' q( [对于3，缺乏资料，待验证
& s; f( w: m( _/ i  B对于4，我最认可的答案1 d5 w; j' y2 ^9 }" k
5 `  j: ?* Y$ G! P) }- q# H! c
但是
& k. @' Z" G/ i0 A+ X: A) E若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。
! X3 k% Q5 W0 }6 q8 @6 j& m但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。; B& _5 ^6 _* E: ?+ i, _
我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。% X/ R/ @3 X8 r- j
而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。
5 i1 A/ y% y0 b) v
5 T2 l4 ?2 ^' T- b问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。6 I0 X6 L; B1 B+ ~3 P" K0 k5 l8 K# a! c0 ~
其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
" c/ m- |* {! ?1 n  ^悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。



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