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標題: Verilog新人一問 [打印本頁]

作者: ultraman 時間: 2011-12-4 07:13 PM
標題: Verilog新人一問
initial
begin
      clock=1'b0;
      reset=1'b0;

      #300 $stop;             <--#300 ,這是什麼鬼阿??
      #600 $finish;          <--#600 ,這是什麼鬼阿??
end

作者: moonsky710 時間: 2012-2-8 09:20 PM
丟到modelsim就很清楚了，看單字的意思應該也不難。

作者: superyoure 時間: 2012-2-14 03:59 PM
#300代表延遲300個clock的時間

作者: martinddd 時間: 2012-5-6 11:46 PM
首先需要通过`timescale设定时间单位 #300表示的就是300个单位时间

作者: syuan08 時間: 2015-7-1 05:48 PM
延遲的時間~~~~~~~~~~~~~~~~~~~~~~~~

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