Chip123 科技應用創新平台
標題:
關於systemverilog的testbench
[打印本頁]
作者:
makejie3
時間:
2011-6-25 06:19 PM
標題:
關於systemverilog的testbench
想請問一下各位先進，
" I {+ \, V4 @# _; k3 ], ^2 e4 ~
如果已經用systemverilog寫好兩個testbench，
1 o. e; ?- L) j
例如AA.sv和BB.sv，
$ e* L# H- Q! J' ]
AA.sv和BB.sv都是用program block包起來的，
3 k# S- v/ {& T! N
8 i% `8 X% h: g
那如果我在simulation時，想要AA.sv跑完後直接跑BB.sv，
2 d2 e5 [% ~: w: J4 g
直接將兩個檔案依序讀進去執行好像不是這樣的效果，
; O; j4 G1 o$ V! k
請問有啥辦法可以不用改這兩個testbench而達到我想要執行的效果呢？
% |9 P3 O$ d5 M1 ]: \7 @% I w
& f0 |4 }$ \1 o
謝謝。
歡迎光臨 Chip123 科技應用創新平台 (http://www.chip123.com/)
Powered by Discuz! X3.2