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標題: 有關verilog 錯誤 [打印本頁]

作者: laasong 時間: 2010-12-27 01:54 PM
標題: 有關verilog 錯誤
小弟我是新手想把呼叫function函數改成呼叫task 但不知道是哪邊有問題會一值出現希望高手們能幫我一下

我猜應該是在always和呼叫連結不起來的問題  卻不知道如何下手
ncvlog: *W,FAAOP1 (shift.v,49|7): task or function call does not specify all formal output arguments [10.2.2][10.3(IEEE)].
output [7:0] mout;
            |
ncvlog: *W,FAAOP2 (shift.v,60|16): Formal output argument 'mout' is absent in the task or function call identified by the previous error message [10.2.2][10.3(IEEE)].
multdiv8(right,indata,mout);
   |
ncvlog: *W,FAAOP1 (shift.v,51|7): task or function call does not specify all formal output arguments [10.2.2][10.3(IEEE)].
output [7:0] mout;

原本的code:

module shift(indata,qout,mout);

output [7:0] qout;
output [7:0] mout;
input [7:0]  indata;

reg [7:0] qout;
reg [7:0] mout;
parameter left=1;
parameter right=0;

always@(indata)

begin

mout=multdiv8 (left,indata);
qout=multdiv8  (right,indata);

end

function [7:0] multdiv8;

input fcn_left :
input[7:0] fcn_in;
begin
multdiv8=(fcn_left==1)?(fcn_in<<3): (fcn_in>>3);
end
endfunction

endmodule

以下是我自己寫的

module (qout, mout,indata);

output [7:0] qout;
output [7:0] mout;
input [7:0] indata;
reg [7:0] qout;
reg [7:0] mout;
parameter left=1;
parameter right=0;

always@(indata) begin

multdiv8 (left,indata,qout);
multdiv8 (right,indata,mout);

end

task multdiv8;

input fcn_left;
input [7:0] fcn_in;
output [7:0] qout;
output [7:0] mout;

if (fcn_left==1)
qout=fcn_in<<3;
else
mout=fcn_in>>3;

endtask
endmodule

作者: chienw 時間: 2010-12-29 01:19 PM
you did not specify qout when you called the task, which is the error message tries to tell you.

作者: laasong 時間: 2010-12-29 04:34 PM
我知道我問題所在了 task的port和宣告的port不一致

要在task後面多打qout and mout 這樣就OK了

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