Chip123 科技應用創新平台
標題:
ㄍverilog 新手 有關降低design的面積
[打印本頁]
作者:
allenbody
時間:
2010-9-29 01:39 AM
標題:
ㄍverilog 新手 有關降低design的面積
我目前在寫一個計算機，其中我想問的是
6 R9 v1 b- |$ ]. e# Q; k+ G
假設 s ＝ a+b+c
7 i. i5 y# {7 a5 {; F
這樣就使用了兩個加法器，有什麼方法可以使只用一個加法器卻可運算兩次，已達到降低合成面積
: K# Z. t/ M& m- o1 ^. I5 U8 p
要怎樣用？？
2 e6 j. y- I' g! P
請教verilog高手，求救
作者:
tompaul
時間:
2010-10-8 02:14 PM
我记得designware里有这样的一个器件，应该算是csa的一个变种吧，好好找找
* s! I2 {+ R9 u, @; Z: ~) B
) Y6 N- D; c7 p3 ?2 M
如果我没记错的话，应该是dw01_csa
歡迎光臨 Chip123 科技應用創新平台 (http://www.chip123.com/)
Powered by Discuz! X3.2