( B& T, M* @: d3 M幫助描述你的case status... 5 x+ {* I' Z% K. A& w 1 d$ S* ~" V1 ^ |5 ]1 w有一篇文章在討論這個: . [# b; Y/ b U+ X: l& X p1 {, J) X, c# b8 U- tkunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf作者: johndoedie 時間: 2010-5-30 10:13 PM 回復 1#michael6172) p( I- y7 M, F0 Q; _% _
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會這樣通常是RTL model的方式不正確導致合成後產生latch,但沒看到code&你也沒詳細描述是怎樣的錯誤,很難找出問題 3 }: |& a) \8 q" ^2 p5 \ b/ Q5 E1 {$ p* @4 I
另外model FSM時,個人習慣分成3個always block:, U+ o$ G) S' z1 q" d i* y. d, R
$ `5 l3 d* z. Y" n- z& b2 T- N 1. sequential logic part for state assign . L0 t8 @. @: G! m 2. combinational logic part for state transition : y( j. x$ d# }. e3 W$ w$ ^3 ` 3. combinational logic part for control signals& J& r& z Q1 r2 Q- ]7 l8 g: v