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標題:
如何把wire load設為0, 在做synthesis時?
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作者:
klim
時間:
2009-11-11 07:09 PM
標題:
如何把wire load設為0, 在做synthesis時?
我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?
作者:
petert
時間:
2009-11-18 05:00 PM
如果你用Design Compiler
, f& p0 R4 e0 @# j
1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".
) x4 J$ d5 \9 V7 V# @% U
6 J5 w S: P0 }5 e4 _3 F% S% l
default_wire_load : "ForQA" ;
9 q! P& U. n9 N+ T
- T% ^, U$ O4 ~7 a$ X
/* QA wire-load */
$ {4 L6 b- s3 S0 ?/ u
wire_load("ForQA") {
* ~7 a1 p8 p. I9 n7 m
resistance : 0;
" _/ `5 d1 Z: f3 M9 t# |. P
capacitance : 1;
, `; u6 D+ `: R P2 P" K
area : 1;
# k+ }% j7 X! S( O f1 W" e# D
slope : 1;
9 d1 L0 C( }+ D* R
fanout_length(1,0);
6 H) U6 f! f$ v8 x. X' _
fanout_length(10,0);
+ k# U: W9 n$ c# c( k
}
4 [% w. A2 u8 B$ s1 ]8 t7 t
7 w k5 Q1 ~, B$ |
不是 default_wire_load : "ForQA" ;
+ P2 p) p2 H3 ~
則 script file 裡寫
1 T. \5 A e% i( |1 y$ M m7 T
set auto_wire_load_selection false
3 h+ V4 s1 k2 K' \( p5 T. d
set_wire_load_mode top
) |5 f1 X S9 h4 v+ U7 Z, G7 Q# {
set_wire_load_model -name ForQA -library <your_library>
, Z" H, i7 I) O$ c$ L4 D" h
* D. D. _0 G$ o0 W- H \, d
2.或查用 set_load 0 ... 的方法 for all ports and all nets
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