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標題:
dc中如何处理多时钟的？
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作者:
chibijia
時間:
2009-11-11 09:35 AM
標題:
dc中如何处理多时钟的？
现在我进行dc的学习，设计的一个顶层模块里面需要考虑多时钟，电路连接关系具体如下：
6 _! V% g4 b# I s* v3 u3 x8 U/ k
submodule1 :子模块
e b: j9 j7 A6 l8 L% k
module A(clk,rst_n,data_in,data_bina);
$ h" _" P3 R/ {2 H9 d$ o( P
module B(clk,rst_n,seg_out)；
) q: f K2 W% k! E4 v" W2 L
module C(data_bina ,clk,rst_n,data_bcd);
! O! W# F$ I6 b G8 e+ x
module D(clk,rst_n,clk_10Hz,clk_100Hz);
% ]. \% M+ G1 _1 L5 s
topmodule topmodule(clk,rst_n,data_in,seg_out);其中clk,rst_n,data_in为输入，seg_out为输出。而其他的为中间信号
$ J- r" E, y y' [& M
topmodule 的例化如下：顶层模块
6 _* ?! d% ~8 [6 ^1 y
A a(.clk(clk_10Hz),.rst_n(rst_n),.data_in(data_in),.data_bina(data_bina));
5 x. i6 g3 B* n0 n$ N9 N' ~/ b
B b(.clk(clk_100Hz),.rst_n(rst_n),.seg_out(seg_out));
# t( N+ U, B- }. I5 d
C c(.clk(clk_10Hz),.rst_n(rst_n),.data_bina(dat_bina),.data_bcd (data_bcd));
+ F M6 p* L: d4 A3 e% \. L6 j% i
D d(.clk(clk),.rst_n(rst_n),.clk_10H(clk_10Hz),.clk_100Hz(clk_100Hz));
$ l; T, K& ~1 F& N; E0 p6 Y/ c
请问向这种一个模块中需要处理多个时钟情况，怎样用dc综合？
2 ^; T: T! n4 G: d
我用gui设置端口，不成功，尝试着用脚本来产生内部时钟clk_10Hz和clk-100Hz也提示说有几个unsolved 的reference，有没有谁处理过这种情况的问题？望解答一下！
作者:
aaaach
時間:
2009-11-12 04:34 PM
如果你使用Top down synthesis,應該在top module 可以看到你如何產生其他的clock
+ g; H$ f. n% k; O. |2 H4 X/ Y5 E
若每個clock相互獨立,可以個別create clock,且彼此設為false path
" p; f' X! F! b8 i( B) K
若有倍率關係可使用multi 幾倍的方法
: L: N& m7 n& |
不知道這樣對你有沒有幫助
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