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標題:
如何用verilog將變數前後補上幾個位元
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作者:
jianping
時間:
2009-11-5 04:31 PM
標題:
如何用verilog將變數前後補上幾個位元
Dear 大大:
7 E% |9 v/ {" o e! J8 m7 j8 n! o
可否請教一下 ,下面為一段VHDL語法寫成的CODE,
: H# D6 S! W' V8 V" ?. q
DATA<=INPUT;
" q, n& C5 F! q& S% X7 s% m
ABT<="00"& DATA &"0000";
5 t8 u. @' N( D1 f% a- J6 T4 a) ^
上面第二行用意應該為將DATA變數前後補上2和4個位元.
& D& w& n V/ W) _- d g, p9 E: s
可否請問,如果上述VHDL我想要用Verilog語法來寫,應該要如何寫才會將變數前後補上2和4個位元.
. H& X6 @+ u6 p5 N6 U0 U, ?
. I+ O {6 N) V0 u" `0 \' ^) h1 ?2 }
感謝
作者:
ikki
時間:
2009-12-18 09:02 AM
Verilog 合併訊號
) A6 P' i: t7 |, w' H7 @3 t& i, ~
ABT<={2'b00, DATA, 4'b0000};
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