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標題: CPLD 設計非同步除6電路問題(max plus 2) [打印本頁]
作者: eulor    時間: 2009-7-8 02:12 AM
標題: CPLD 設計非同步除6電路問題(max plus 2)
為何我看模擬訊息時 到第六狀態時候出錯請板友指導為例會這樣...我確定電路是沒問題這是課本例子[attach]7348[/attach]# M2 w5 x- V& w* G. g, d) J
[attach]7349[/attach]
作者: addn    時間: 2009-7-8 12:04 PM
您好
* E  y0 z4 ~2 J& ?) T試試在nand gate 後加上幾個LC CELL或LE CELL
1 i2 R/ F% R# G3 }用來延遲增加RESET訊號的寬度
, Y. I- x; d! I5 l( i  P8 T; B# w6 ^# B& z& y4 a3 K9 Y
基本上建議用同步方式來做RESET,除非能保證; a' b- D: y9 T9 L: x5 {" }
非同步RESET訊號能夠維持夠長的時間
作者: eulor    時間: 2009-7-8 04:32 PM
副版主意思是盡量不要用非同步方式設計計數器嗎2 \; H$ ~2 a' }8 }3 T3 {+ d  `& F
還有什麼是LC  cell  LEcell?
作者: addn    時間: 2009-7-8 06:02 PM
您好/ B# T( H0 s9 f) q$ `
可以在max plus 2叫出LC CELL,LE CELL,
$ E* W9 ?1 \- D' p. m! e叫出的方法就像叫出NAND GATE方式一樣,
1 p4 T: |' M0 S# X5 n4 ]這元件功能可作一些微小DELAY
( A* F/ P: W3 W7 h+ U. W, V* n7 p# @: K2 K
在CPLD FPGA設計時,建議都用同步電路,少用非同步
作者: eulor    時間: 2009-7-8 11:48 PM
很感謝你指導,電路加上LC cell 後模擬結果就正確了....thanks
作者: shintom    時間: 2009-7-13 02:26 PM
又學到一個技巧了
0 V* g2 e$ k0 V不過會有這樣的結果 是不是跟時間延遲有關" [3 v/ c3 `9 g2 n8 ]
經過一個正反器 就會有time delay$ y' h) P6 f& ~
除非使用function simulation而不是time simulation
作者: keyway    時間: 2010-8-15 08:25 AM
很感謝你指導,又學到一個技巧了
  l0 p, T6 X" |5 r3 t+ e2 a1 cRESET訊號能夠維持夠長的時間



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