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標題: SDRAM Controller的問題 [打印本頁]
作者: ian77316    時間: 2009-7-5 03:20 PM
標題: SDRAM Controller的問題
我是一位剛寫verilog的新手，這個暑假我的老師丟給我了一個SDRAM的datesheet
8 k, N& g9 D0 ]$ O: a4 u( H他要我寫出SDRAM Controller/ h2 b' ^, h( c- s" n4 V1 @4 K
但是我在書本上學的並沒有這種時序例子  頂多就是語法跟一些邏輯的example
' M( Z/ L! ?- Y' g* A, `我大概知道要以一個finite state machtine出發  根據波形的H ,L給他1或0
* q$ Y0 l! n# R. Q( U5 }! x( A: f) ~但是對整個大架構不熟析  導致遲遲下不了手' c5 X8 {, r* g6 t4 _
不知道板上的各位高手是否能指點一下我該從何著手起; v8 y: ^5 `  ?/ h
或是還有哪裡有這種教學
* X# D# q% m- Z% L
5 I; [# U' }$ B. ?4 d- a我現在是打算以最簡單的模式出發0 A/ T& r7 Q: n

( h3 X( D" K5 H5 c6 v# T& N單筆的讀 寫 的功能
; w5 m  `( r2 S  ~懇請板上的高手指導一下
作者: henry90176    時間: 2009-7-5 04:09 PM
恩~這個我也想知道!!麻煩其他前輩回答一下了!!!
作者: jerryyao    時間: 2009-7-6 02:16 PM
到open core去找答案，你可以不做任何事就可以交差了。
作者: ian77316    時間: 2009-7-6 09:16 PM
謝謝樓上的幫忙 我最近把datasheet看熟之後好像比較沒問題了# f, p" M0 _) N2 n% t9 d  i% G: H

' t5 o" R2 @6 M" ^% H% e! b不過還是要多看看別人的想法跟作法 才會更進步2 G1 j4 }+ T& y: H; J) K
謝謝jerryyao了
作者: tommywgt    時間: 2009-7-6 10:37 PM
建議
6 s8 r5 m1 Z5 m, x, ~- S9 O& T1. 先從signal bank R/W下手! N2 B: L- E1 F# l4 i
2. R, W不要同時操作
5 J- S9 ?# W4 U/ t2 ]- M, N, _3. 固定的burst length
, F8 Z. l2 J. m3 z; @4. reset後一定要做MRS設定' [" i8 s/ Q. m: e- X

. t4 Q, r! _- W我想這應是把規格降到最低了, 做的出來再加功能.
作者: ian77316    時間: 2009-7-7 12:51 AM
嗯嗯  謝謝tommywgt大
$ b/ l  m+ C' M) h% Y; f" s7 }3 p
我目前是先把FSM畫出來  然後朝著最低規格開始寫
' }# F8 `( O& U7 Y4 k  l$ X2 z在 R 跟 W 方面是目前最大的課題
( ~# U/ h( U" x: w不過我想如果能先克服 後面的功能慢慢加應該不是什麼問題
' f) G: T5 `8 I% z3 a7 m5 W
3 q: Z' N4 T* \$ d真的很謝謝tommywgt大的指導
作者: shintom    時間: 2009-7-13 02:29 PM
多搜尋一下相關的code吧0 j: @, v# v1 ]7 B. z. q
相信網路上很多資料 只是你沒用心去找



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