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標題: How verilog HDL to schematic? [打印本頁]
作者: hycmos    時間: 2009-5-25 05:31 PM
標題: How verilog HDL to schematic?
各位高人,在下需要實現這個目標:1 D. o$ h2 O( s
我有一段Verilog HDL code,作用是做控制.我希望有軟件能把我的code轉換成實際的邏輯電路,這個邏輯電路不是用CPLD/FPGA這些做成,而是用最基本的NOT/NAND/DFF做成.至於NOT/NAND/DFF用什麽做不重要.* A' j0 [3 u( D- }
接觸的DC,synplicity在synthesis的時候需要選擇CPLD/FPGA的device,不是我需要的.
作者: sieg70    時間: 2009-5-26 10:06 AM
標題: 回復 1# 的帖子
若不是用CPLD/FPGA, 那意思是要下線作ASIC囉?6 Z& P# O2 Q8 P

& c0 h, l1 H  G( T% p那可能要跑跑cell-based design flow.
. B" ^" l& M! [$ n$ X  P$ T; K  ^) ^( V# v  G# Z, ?6 P
Design Compiler也可以派上用場
作者: hycmos    時間: 2009-5-26 10:55 AM
sieg70,
8 y0 @1 y; F, h9 k6 e' d9 J1 g5 M3 n, u+ k' p" D3 I, ~
該算是ASCI.其實我做的是數模mix的IC chip,其中analog部分占大部分,少部分是digital的,就是這少部分的digital需要被synthesis成實際的NOT/NAND/DFF/這些cell.6 Q8 q3 s% @- v5 g# _- M
我們現在使用一家fab的lib文件,采用DC來synthesis出digital電路(MOS).
: z% g1 U7 n! \$ d. g實際上我是希望有independent于fab的lib,這樣synthesis出來的電路只是看到NOT/NAND這些.& `+ v2 r0 A0 C
BTW,除了DC,其他的tool可以做嗎?
作者: jerryyao    時間: 2009-5-26 11:15 AM
原帖由 hycmos 於 2009-5-26 10:55 AM 發表 / H5 Z: I( J( Q9 \7 n3 d
sieg70,) B3 s% Q! s$ G7 @. l% m0 `& B
8 I1 F$ X% z* E
該算是ASCI.其實我做的是數模mix的IC chip,其中analog部分占大部分,少部分是digital的,就是這少部分的digital需要被synthesis成實際的NOT/NAND/DFF/這些cell.& R2 I7 p$ g5 J6 V' w
我們現在使用一家fab的lib文件,采用DC來syn ...
& m* T* J; ?# W: F0 a" Y: m- n
# n. W* @% C" k$ S: Z
cadence rtl compiler 及 magma,mentor的工具都是其他選擇。
7 b8 Q" W% v. m% O% N! n2 E此外，目前的synopsys還有其他選擇喔。
作者: masonchung    時間: 2009-5-26 10:19 PM
用合成出來的數位電路 在mixed-mode的ic來說是太浪費gate-count嘞: [  i: ]9 K6 |7 r; `; W. L( Q* q( I; @
我以前作mixed-mode IC 都是自己兜 logic gate
' w* ~" V6 B/ ]( \  l( L; \9 `
8 ~. ]4 k- K/ i% F' Q[ 本帖最後由 masonchung 於 2009-5-26 10:24 PM 編輯 ]
作者: hycmos    時間: 2009-5-27 08:32 PM
原帖由 masonchung 於 2009-5-26 10:19 PM 發表 0 _; U8 D4 l, s2 T
用合成出來的數位電路 在mixed-mode的ic來說是太浪費gate-count嘞% w$ z' g+ M& u9 x
我以前作mixed-mode IC 都是自己兜 logic gate
$ K$ A/ o1 W4 H# P, k/ ?
遇到略微有點複雜的logic我自己"兜",還是感覺有些困難.現在有HDL這個強大的tool,能用來做簡單mixed-IC的digital部分也是一把利器.我是希望能用HDL寫好邏輯,之後用synthesis出來實際電路schematic,這種方法是設計不簡單也不複雜的digital的捷徑.目前看來還沒有什麽tool可以有independent于fab 的設計過程.
作者: masonchung    時間: 2009-5-27 09:41 PM
合成的tools也是用 驅動能力 時間延遲 (cell delay RC wire load) 種種製程特性 來最佳化邏輯閘 達到Area和Time delay 的平衡點# Z9 x2 X2 \2 u5 o
只要是synthesis 就會用到製程參數 輸出的schematic 也必定為製程相關的 logic gates
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# A& x: \. J% o! |1 E至於你所說能用HDL寫好邏輯 可用HDL Compiler 可以在 Design Vision 圖型界面看到 logic gate 或是 jerryyao 大大所提之那幾種軟體均可2 f1 n: h6 R  c  J! Y4 Y5 o

" }8 F! b' [/ L. M5 m但是這些 HDL Compiler 當初並不是單純要輸出 logic gate 給 schematic tool 用 而是要給自家的合成engine做 logic輸入; Z$ e2 r9 Y4 I
所以要整合到mixed mode ic 的 MOS level 電路圖 還是要寫些程式來鏈結 這就要去看那些Compiler出來檔案的內容嘞
作者: tommywgt    時間: 2009-6-4 01:31 PM
跑一下ASIC standard cell flow後export出hardcore整合
4 [% v4 O, L. Y7 z; g3 g也算是不費吹灰之力的做法, 如同 "沒聲" 大大講的, 只要你要下線, 沒什麼是fab independ的
! J) @% A) y2 A# ^0 E& x' b換fab最麻煩的應該是analog電路部分才對
作者: ibrotherv1    時間: 2009-7-4 12:40 AM
NOT/NAND/DFF
! F, l* g" ?7 J% _/ O打个比方：在tsmc流片，那么除NOT,NAND DFF外，其余全部射程dont use,综合，是否满足你的要求？



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