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標題:
MIX language simulation時如何dump VHDL的信號
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作者:
jerryyao
時間:
2009-4-8 06:07 PM
標題:
MIX language simulation時如何dump VHDL的信號
HI,
2 Q, C& A& a/ T( m2 d
我用modelsim跑verilog和VHDL混合語言的模擬並產生FSDB來看波形，其中verilog module有呼叫VHDL module，
+ z: ^4 q( V$ b
我可以看到verilog module�的所有信號，但VHDL module卻看不到任何一個信號，請問modelsim要如何設定才可以同時dump verilog and VHDL module的信號到FSDB。
: J# D& S# W, E/ b: ]% v- p6 ?
謝謝
作者:
tommywgt
時間:
2009-5-3 01:43 PM
好久沒跑工作站了...
& P4 `- @ S, h
我也是寫VHDL
7 C. V- @8 h) @( U
TB是用Verilog寫的
' u" J- P& u S4 n3 e' z& i, T
但是...可以看到波形啊...我是dump成FSDB再用nWAVE去看的
8 Q/ D5 J/ j2 y7 G Y% A
: F+ T P1 W0 D$ Q
啊...對了...simulator不是modelsim...
! x5 p8 B4 }& Z
我在modelsim中倒是沒dump過資料, 都是直接看...
作者:
jerryyao
時間:
2009-5-4 10:22 AM
謝謝您的回答，其實我已經解決了，debussy的工具有範例如何解決我的問題，其重點應該是要compile debussy提供的novas.vhd和novas_vlog.v，然後在vsim命令時要加novas選項，如vsim -t 1ps test novas -c -do do.do 。
* \8 R$ k& c$ N
只是這是針對modelsim，其他的simulator還要研究研究。
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