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標題: Xilinx ISE Post-sim發生的問題 [打印本頁]
作者: s901147    時間: 2009-3-20 04:17 PM
標題: Xilinx ISE Post-sim發生的問題
各位先進好，
) }  _' H2 C  t2 K9 {我在使用Xilinx ISE碰到了一些狀況:
) C$ k/ C3 y9 G- C問題一:7 b' z& l. R5 K3 }
在使用Synplify合成之後(只有設定freq. constraint)，6 R; k& D8 E: s/ `& T0 X
在跑接下來的implementation的結果，
' n  N% Q8 C% F: A/ eP&R的timing的分析，slack都是正的，$ {6 T# Q0 E, B- V8 g  m  D
但是P&R的模擬下，在testbench模擬時卻有訊號還是會Violation，: r. Z+ _6 H6 Y1 F7 I' i- I# M
不知道原因為何?因為試了很久還是摸不著頭緒!
4 i* |5 n$ G" U4 l$ X* l& Y5 F, @/ Z! z& M1 @: C: F& C
問題二:% p; U; Z6 I1 u0 z: r
同問題一，就是這個module我們包了四個於Top module，1 v+ Y8 z# g$ d1 y+ w
其中，四個當中的結果，也許會有一個Violation發生，7 I" U- M- o9 c- G% B- c
也許會有一個沒看到Violation但是輸出訊號都是0，3 O0 M; O! b1 o( ]5 M) v8 h& t
也許會有正確的情況。
- j/ c' o5 {' ]現在就是沒辦法讓四個同樣的東西同時Post-sim正確，% l* M4 Z1 L1 g2 N1 p5 d
苦惱中呀!
& ?6 u0 a% C( C2 v/ ~
9 Q: o4 i; w  _6 t+ X2 Z在各位先進百忙之中，感謝你們的回答與經驗指教!
作者: tommywgt    時間: 2009-4-5 11:11 PM
標題: 僅供參考
問題一:
, o* X/ T; K( v3 E. `) Y    是否與test bench有關?4 c: U; ~1 q. e3 J& v% \- Q
    P&R timming report跟test bench都是由你提供的, 請檢查一下這二則的設定值
- d% M- G1 ~2 n8 k/ e問題二:
& {( T5 X) ?& {7 F, ~    同問題一
* R: N: _1 L/ s) |
/ g( Q/ w5 o: v: {* h: k/ F當然最好是找跟你配合的FAE討論, 至少可以一起找問題



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