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標題: 如何降低power mos開關上的Vds(on) [打印本頁]

作者: kevin-liou 時間: 2008-1-23 12:19 AM
標題: 如何降低power mos開關上的Vds(on)
最近在模擬一篇paper上的電路,並使用hspice模擬,但結果發現,在S1那顆開關的Vds將近1V,在這篇paper上,它的S1是使用NMOS,請問如果使用PMOS效果會比較好嗎?
或是有什麼方法可以降低S1上ㄉVds,來達到paper上的vo
謝謝

作者: finster 時間: 2008-1-23 09:48 AM
從製程技術著手
目前,若要降低Vds的壓降,因為本身製程技術己經限定住它的Vds壓降了,除非,你能夠在電路上將它的Gate電壓往更正(for NMOS)或往更負(for PMOS)來設計
不然,一般而言都是直接找製程廠討論看要如何調整濃度來達到降低Vds的影響,因為本身製程濃度有幾道參數是可以直接影響其Vds的,而如果你的量夠大的話,一般而言製程廠是都會配合的
我們之前是直接找製程廠,藉由調整製程中幾道製程濃度來達到此一目的

作者: vjc5 時間: 2008-1-23 12:51 PM
同意大大所言,
另外請問是用VDS耐壓多大的?
感覺上是不是沒有完全的cut-off or linear 造成導通不完全

作者: markcheng 時間: 2008-7-11 01:08 AM
我想如果你不考慮面積的話
加大開關mos的size最快吧

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