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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件› EDA 設計討論區
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預覽 RAMBUS 與工研院合作開發互連及先進 3D 封裝技術 globe0968 2012-4-12 17807 alden2262001 2014-9-22 10:33 PM
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預覽 TLM Peripheral Modeling for Platform-Driven ESL Design jiming 2008-7-25 45828 曾詠禎 2013-12-15 09:36 AM
投票 預覽 indicate the top challenges in your team’s verification flow ranica 2013-9-3 55765 ranica 2013-11-26 09:30 AM
投票 預覽 In your verification flow, the primary EDA vendor/tool your team is using sophiew 2013-9-3 45002 tk02561 2013-11-19 08:50 AM
投票 預覽 In your verification flow, please select the primary EDA vendor/tool sophiew 2013-9-3 34819 ritaliu0604 2013-9-25 04:03 PM
預覽 3D IC設計之挑戰與未來 唐經洲老師講議分享 attachment recommend Web 2010-10-7 1727773 死囝仔 2013-9-22 09:22 PM
投票 預覽 Please rank the top 5 reasons for tapeout delay... ranica 2013-9-3 03974 ranica 2013-9-3 03:24 PM
投票 預覽 How did the actual tapeout date compare to the initial tapeout target date? ranica 2013-9-3 03847 ranica 2013-9-3 03:20 PM
投票 預覽 What was the cause of your re-spin(s)? ranica 2013-9-3 03954 ranica 2013-9-3 03:19 PM
投票 預覽 How many silicon re-spins did you have on your most recently taped-out design? ranica 2013-9-3 03785 ranica 2013-9-3 03:17 PM
投票 預覽 Did you have silicon re-spins on your most recently taped-out design? ranica 2013-9-3 03912 ranica 2013-9-3 03:15 PM
投票 預覽 What type of transistors do you anticipate using in your next design? ranica 2013-9-3 03809 ranica 2013-9-3 03:14 PM
投票 預覽 What is the process technology of your Current Taped-out design? ranica 2013-9-3 03589 ranica 2013-9-3 03:13 PM
投票 預覽 What is the process technology of your Most Recently Taped-out design? ranica 2013-9-3 03980 ranica 2013-9-3 03:11 PM
投票 預覽 What is your PRIMARY focus when you use EDA tools and/or IP? ritaliu0604 2013-9-3 03674 ritaliu0604 2013-9-3 02:48 PM
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