Chip123 科技應用創新平台
標題:
PLL鎖相電路要怎麼layout...想請教各位前輩大大 謝謝
[打印本頁]
作者:
kez366
時間:
2007-10-7 03:51 PM
標題:
PLL鎖相電路要怎麼layout...想請教各位前輩大大 謝謝
新手拿到一份PLL鎖相電路,怎麼著手進行layout工作呢? 我一點頭緒也沒有
....想請教各位前輩 謝謝
# [ x6 u" O9 `" l1 i n6 \
有什麼細節要注意..或是怎麼layout法...可以讓我縮短時間提早完成PLL...
要在20天內完成有可能?
作者:
finster
時間:
2007-10-7 10:39 PM
PLL的設計者應該會給一份floor plan吧
; `& ?) z+ Q/ d0 w Q, L4 f; H
如果連原設計者都不知道該怎麼擺放各個block的位置,那就有點不盡責
$ B" P! N5 _* w8 W* V, V' y
- K F7 ^; I) p7 s9 [, x4 C
給你幾點我以前交給layout的PLL的擺放位置
5 e" H8 D6 ^. z) q5 T/ H5 j
首先,PLL電路中最大面積的是Low-Pass Filter(LPF),我的作法都是放在PLL的最下邊,同時,我會先計算MOS-C的size與要畫的面積為何
1 g* H* L: i5 u: l$ g! Y
而整個PLL會以LPF的最大X軸作為邊界,然後往上畫PLL其他block
, W7 ?3 _1 x F3 B/ N
接下來,則是Charge Pump Circuit,會放在LPF的上邊同時緊靠在最左邊的位置,這個電路並不大,同時也是analog block,所以,畫完後要作ring圍在外圈,並且,這個電路通常會設計成differential circuit,所以要特別注意matching,並且留意wire的連接
0 S M' \1 G; D/ f6 A; b' H: ]
再來則是Phase-Frequency dector(PFD)和pre-divider,這個電路是數位電路,不過,因為PFD中有些電路是要消除dead-zone現象的,故而有些元件的path要特別留意matching,而這點,要看設計者是用那一種PFD電路,若沒有特別交待,那layout人員是不會特別留心的...
7 ~& z1 r- K- D8 ]' t# D
1 z) h/ l5 f( g( N/ o& _
作者:
shaq
時間:
2007-10-20 05:06 PM
這份是我在網路上找到的文件，給您參考
; }* c& b: o# o' {3 a; [
! [2 X# @6 E8 X
作者:
super
時間:
2008-1-23 03:55 PM
這一份文件真的很不錯謝謝大大分享~~
\- t2 L8 K5 P E
還有觀念 理論的講解
作者:
eddieshih
時間:
2008-1-23 05:33 PM
正需要有關這方面的資料....
; }0 [/ B) d* b0 c/ K0 M7 i, P
謝謝您的分享,下載回來看看!!
作者:
phil1801
時間:
2008-1-24 10:54 AM
標題:
感謝大大這樣熱情分享資訊, 這個真的是佛心來的嘛 ...... 非常謝謝
感謝大大這樣熱情分享資訊, 這個真的是佛心來的嘛 ...... 非常謝謝
作者:
qaz123wsx
時間:
2008-1-25 11:33 AM
感謝分享資料,下載回來看看! Thanks!
作者:
hikaru219
時間:
2008-1-26 03:03 PM
真是受益良多~~
- }: B% J1 y8 ~9 f7 X1 Z. _, p7 u
感謝大大們的經驗分享~~
) J j3 z4 s: H6 {
而且也回答的很詳細
8 q) l4 j0 U2 z
數位跟類比的區別也有講到
( x5 A8 j$ k1 }* X4 `& k# q
很受用
: J) X0 ?% ~6 O2 L% k. z
作者:
kanoson
時間:
2008-1-28 08:57 AM
受益良多︿︿
+ S1 j- o6 H: I
有些是小弟沒有考量過的
/ f" F/ L% j2 l
感謝分享資料, Thanks!
作者:
libra3333
時間:
2008-1-31 10:05 AM
好東西唷，感謝分享.......................................
作者:
a090426657
時間:
2008-2-2 10:43 AM
剛好我也需要但點看不太懂慘..
" M, M) `* Q' p1 J3 d/ P/ G
, F( J1 e8 U8 z) E, F2 D
謝謝分享
作者:
johnnyck33
時間:
2008-2-19 08:34 PM
感謝大大無私分享~~謝大大分享
作者:
f86008
時間:
2008-2-19 09:22 PM
感謝無私的分享~~謝謝分享 ~~謝謝分享
& }: V; N# M- W9 f
感謝無私的分享~~謝謝分享 ~~謝謝分享
作者:
daidai
時間:
2008-2-20 09:14 AM
感動ㄋ！
- p7 K6 i, z1 M8 s4 k2 d
謝謝大大無私分享！！
作者:
mjubgt
時間:
2008-2-20 09:56 AM
感謝 "finster" & "shaq" 的分享, 感恩唷.
作者:
tzungyuan
時間:
2008-2-25 12:02 AM
兩位大大對PLL瞭解甚深，
# T: i- l( s6 w/ p$ S8 D% _; a1 ?
感謝您們的分享，讓我增長見聞。
作者:
bearlin5772
時間:
2008-2-25 12:31 PM
感謝shaq大大的分享,這份文件太棒了,讓我對PLL更加了解
作者:
282401
時間:
2008-2-25 08:46 PM
非常感謝大大的分享
! G) r' F" l$ H* w5 Y/ \" y4 w
下載看內容
# `* |8 k) ^& P8 E. y' z2 c% `
增進知識
3 L* |6 o' q4 U! h
感謝大大喔
0 t" r5 k& q1 |, t$ ?! Q: Q1 n
有你的分享
( J& W" d/ u; a% L; C
造就大家喔
作者:
u9513349
時間:
2008-2-26 01:30 AM
雖然目前我還在劃數位電路~
" S! C$ C/ [- ]6 i4 a" e( r7 P. K& i( v
. p5 h% k0 ]! @
不過多學我知道會對自己有用的~
2 r" v# B+ w- _/ G$ K! f( b
5 T! l6 f. @. v6 h
謝謝大大所提供的資料^^
作者:
kwfy
時間:
2008-2-29 10:49 AM
標題:
回復 3# 的帖子
有關PLL電路還在學習當中，這真的是很實用的data~~~~謝謝大大分享~~~~
作者:
baoer
時間:
2008-3-9 12:53 PM
謝謝大大分享，雖然我不是研究pll，但類比的
9 {0 o+ C, N# {! A4 g
一定要layout的，好東西要跟好朋友分享
( k6 V: k' I: R3 u1 v% E
謝謝
作者:
x014067
時間:
2008-3-10 04:46 PM
小弟目前是走IC的，對於大大發表的這篇，感到十分有用，謝謝大大分享
作者:
minnie0606
時間:
2008-3-12 11:35 PM
標題:
回復 3# 的帖子
感謝大大ㄉ分享∼前一陣子剛好完成PLLㄉLAYOUT∼看完ㄌ這一份ㄉPAPER∼可以檢討一下自己ㄉLAYOUT∼真是獲益良多阿！
作者:
shaq
時間:
2008-3-13 12:20 AM
大家不要只回覆嘿∼ 多幫我按幾下「評分」唄∼∼∼
! o) v& @4 _2 Q0 z; w+ t$ q
有你們的評分，我才有更多的動力貼好的文章或教學喔∼∼
作者:
lawrence0411
時間:
2008-3-13 12:56 AM
小弟在這方面，還是個初學者 ，可惜我等級不夠資料不給抓
作者:
duanzy
時間:
2008-3-14 01:26 PM
感谢分享,呵呵
作者:
yo111
時間:
2008-3-19 09:15 PM
感謝大大無私分享!
4 ^7 K, E9 V% ~" e' a( V
內容不錯,受益良多,有下有推
作者:
betterliu
時間:
2008-3-30 10:32 PM
感謝分享哦
0 P- Q) } x) r+ u6 d; u+ f7 q n7 |
其實我也正要做PLL
! @9 V% ~( }4 p$ T7 i
非常感謝，先看看
作者:
zhangsheng112
時間:
2008-3-31 10:06 AM
感謝 "finster" & "shaq" 的分享, 真是受益菲浅：＞
作者:
minxia.lee
時間:
2008-4-1 08:46 AM
FINSTER斑竹真是厉害，好佩服啊，希望斑竹以后也多多指教~~
作者:
henry0627
時間:
2008-4-2 03:21 PM
感謝大大分享的檔案 雖然看不太懂 不過會好好研究 增加自己的專業
作者:
okfunny
時間:
2008-4-3 08:01 PM
介绍的很详细,谢谢啦
4 X1 [+ W, _$ A8 a9 o0 N( o
我之前也pll layout,还一直没有总结过,平感觉画的,呵呵
作者:
tulip_ting
時間:
2008-4-8 01:35 PM
標題:
回復 3# 的帖子
謝謝分享！正要學習這方面的資料呢………苦于一直找不到好的資料，謝謝咯
作者:
SANSUI0304
時間:
2008-4-8 06:46 PM
謝謝大大的分享...
X/ M- n9 M" G& K5 o# p# E
* f' K3 f3 ^( _% N6 F
有下有回
$ Q% @; p2 a0 }6 l, W2 U3 V
# h2 v( X) r8 N9 O$ f" S
才是真男人
作者:
DAQLA
時間:
2008-5-27 04:09 PM
真不错．．．．．我也在画 sypll.....
作者:
robby216
時間:
2008-6-2 10:20 PM
學校正在�PLL 剛看了2樓講解的很詳細~
5 r! J1 j# ^' c% X9 z6 V5 u
PDF也下來看了~剛好剛學校做一個連結 感謝
作者:
nebula0911
時間:
2008-7-21 05:39 PM
感謝 shaq 的分享.PLL layout 是要特別注意的地方.
9 ]# r' R1 D" _4 J3 P' `
良好的溝通與耐心,更重要的是各位的分享,才是順利完成project的動力.
作者:
chagg
時間:
2008-8-11 11:41 PM
最近也在看PLL資料
: w. _* ^# U* F7 ]. P. }: T# O
感謝大大的分享~多了解PLL~
1 U: K, |) v" u5 r- i- \$ l% S' z) n
以後說不定會用到
作者:
zorro
時間:
2008-8-29 05:41 PM
非常感謝大大們的分享，這些資料對我們這新手來說，是最可貴的
作者:
趙弘維
時間:
2008-8-29 05:54 PM
能學習有關的資料.真的很開心
. k+ s7 f! L" k' a; F$ @
謝謝您的分享,下載來看看!!
作者:
linger809
時間:
2008-8-31 01:05 AM
樓上几位分析的很好,很值得我們學習.
5 ]$ i7 Z; R5 |
lpf的有的是把電容放在板上,有的放在片子�面
6 F& ^" x+ [. R; I0 }) l) ~& G
我一般是->pfd->cp->vco放一排,把bias放在pfd和cp之間的某個位置
6 ?* U* D( l! X5 \$ n
在divider和上面的器件之間放置lpf的電容,或者有時也放電源之間的moscap濾波電容,作用是用電容隔離divider有可能引入的噪聲,以免影響類比電路
+ s( y- `4 J6 Y) C
另外降pfd,cp,vco,divider的gardring的電位綫單獨拉,這樣可以很好的隔離噪聲
( H4 F4 @6 h8 q
最後是要將數字部分的電源和類比的電源分開走綫
作者:
yingzi07482
時間:
2008-9-19 07:56 PM
有關PLL電路還在學習當中，這真的是很實用的data~~~~謝謝大大分享~~~~
作者:
ansem
時間:
2008-10-2 01:57 PM
真是好東西阿，感謝分享!!!!!!
/ G }2 i( [7 a4 z. H
看來PLL還真是受歡迎哪
作者:
dickafaf
時間:
2008-10-2 04:14 PM
我也沒layout過..
2 ~3 g8 T9 M5 G+ @8 u5 {
PLL電路要考慮很多...不過這真的是很實用的資料..謝謝..
作者:
gtxdm
時間:
2008-10-6 10:12 AM
感谢分享.look look
作者:
zg8312
時間:
2008-10-6 04:06 PM
总之，电流流动要很舒服，走线尽量不要来回折返！！！！！！！！！！！！！！
作者:
wade
時間:
2008-10-21 11:16 AM
不錯的資料......................................
作者:
semico_ljj
時間:
2008-10-23 01:54 PM
走电源地线的宽度要注意些什么呢？还有VIA是不是要多打？？？
作者:
semico_ljj
時間:
2008-10-24 10:53 AM
標題:
回復 2# 的帖子
“它是ring的形式”，我觉得很难布局，比如有4个VCO，该怎么放置他们的位置呢？
作者:
cindyc
時間:
2008-10-24 05:51 PM
謝謝分享資訊
& e' B) H3 P9 D2 k% U& \2 b% z
謝謝分享資訊
作者:
semico_ljj
時間:
2008-10-24 08:29 PM
还有请问版主和各位，PLL里面的analog模块总体需要消耗的电流不大，但是瞬间比较大，是不是规划电源地的线宽时要特殊考虑呢？谢谢
作者:
semico_ljj
時間:
2008-10-24 08:30 PM
盼望各位回复我的问题，谢谢！盼望各位回复我的问题，谢谢！盼望各位回复我的问题，谢谢！
作者:
zshgl
時間:
2008-10-25 09:37 PM
標題:
thanks
it is very good document
; |" {3 Q9 Y5 N: O( }8 i
thanks
作者:
樹屋小惡魔
時間:
2008-11-6 10:42 AM
目前還沒有機會接觸這部份相關資訊
. a3 X. I. c. D! F& |! `
不過這樣的問題，與熱心版主的回答
8 {* ?8 l l' a, h) d- r/ D! w
實讓小惡魔，受益良多
# C+ n& @" s6 j5 Z8 e
更謝謝提供資料的大大
! F4 u$ T' l8 f# |, e# O2 W p
感謝大大們的分享
# B' a! A5 n3 ]' o9 z
作者:
apiapia
時間:
2009-1-11 12:02 PM
謝謝樓上幾位大大分享的資訊
* o# z1 z5 t. f, R& w, r! q6 R Q
& B) M, U) t7 b5 y
感謝萬分~~
作者:
bggfish
時間:
2009-1-12 03:38 PM
謝謝大大的經驗分享 以及資料 分享
* i* r y8 E5 E; R' D8 M7 z
雖然還沒畫到pll電路 不過可以增進知識 感恩
作者:
jason0001
時間:
2009-1-13 08:27 AM
感謝各位寶貴的經驗分享
3 e* K1 f& V7 {* r# C2 A
PLL 也有這麼多的細節
! {" c. ~0 Q/ C$ x
受教了！
作者:
birdpeng
時間:
2009-1-14 10:55 AM
標題:
感謝 Shaq 大大的分享
畫的那麼多次PLL的我,還是對PLL不是很了解,幸虧有大大提供的資料......真是受益匪淺
作者:
angala
時間:
2009-3-5 03:34 AM
有關PLL電路還在學習當中，正需要有關這方面的資料....這真的是很實用的data~~~~謝謝大大分享~~~~
6 P# ~9 \) y" H1 t$ c# e& z
謝謝您的分享,下載回來看看!!
作者:
gsmlkk
時間:
2009-4-1 04:18 PM
感謝shaq大大的無私分享!受益良多!
作者:
jubrpc
時間:
2009-4-7 01:15 AM
非常謝謝兩位前輩的分享，小弟目前還在學習中，這真是非常實用的經驗與資料
作者:
bear_poppy
時間:
2009-4-17 07:36 PM
很好的東西...很細緻的解說唷~~~
, [; Z. F4 Z+ ?( A3 |2 o( d. V
....感謝2樓大大的解說
) R8 u3 o8 F5 g( {0 e
....感謝3樓大大資料的分享阿...
作者:
mike258
時間:
2009-4-18 10:16 AM
谢谢大大的分享，对你的感谢无以言表
- b L- I6 z- @$ T! E* g
thanks！！
作者:
pkjordan
時間:
2009-4-23 01:53 PM
謝謝大大的分享
: d0 N- L8 t& M3 g4 |
很棒的databese
$ j/ C+ ^; O/ R& {
受益良多唷
% h( I {- Q5 V* K; m
作者:
sudaren
時間:
2009-5-1 07:31 AM
最近正好有在學習layout PLL，受益良多啊！
作者:
Davidy
時間:
2009-5-6 06:34 PM
VCO is the most important block, should consider with LPF together.Notice parasitic RC balance of in/out of VCO
作者:
kj.guo
時間:
2009-5-14 11:13 PM
PLL的layout各个blcok都需要很仔细的考量。
3 ? y+ v( l% L5 I& H* Z4 f. U* ~
首先需要确定一个宽度，通常根据应用来确定。比如可以根据该block用到的pad来确定宽度。宽度确定之后，VCO，CP摆一排，如有space，可以放IBAIS，如没有。则IBIAS可以放CP上面。LPF的形状可以适当改变。PFD 和divider放一排，PFD最好对着CP放，减小PFD的输出到CP的走线长度。
' H" S9 c+ |6 }0 @- ~
1 PFD 要求采用analog方式run过LVS，保证up和dn路径最好并行layout，保持良好的对称性。
9 K- h8 F/ B; s1 F' A
2 CP也要求对称性layout，一般会在不动的电压点添加稳压cap。cp输出到VCO之间的电压控制讯号怕吵，最好加sheding。
2 j. |8 q) t) W- l$ _
3 VCO通常采用ring 架构，因此要求每一级之间的走线对称，每一级看到的输出load尽量一致。可以采用不同层metal在分配这些走线，已减小彼此间不希望的couple。外层对好加double ring（VCO很怕吵，同时也很容易吵到别人）
作者:
a2ioiaiui
時間:
2009-6-12 08:56 PM
真是受益良多~~# i2 {; d! d4 D
' b3 P f' ]" w+ ?
感謝大大們的經驗分享~~
5 L: z3 j" K/ K* A# E: a0 H
: O1 n: _3 E1 L( s+ N$ \& j. P而且也回答的很詳細& Z( X3 b! v4 a4 X
1 [9 L" R( U) E* f2 {, I7 N2 r
數位跟類比的區別也有講到( v3 E- d6 R& ~: E$ G
0 q' s# X% w' K+ u
很受用; i
作者:
Apha
時間:
2009-6-26 03:19 PM
有營養的奶水好吃,一定不能放棄,感謝前輩分享!!
作者:
milo_li
時間:
2009-6-29 04:53 PM
真是收穫良多，謝謝分享啊 ！！！！！！！！！！！！！！！！！！
作者:
tony750517
時間:
2009-7-13 11:09 AM
正好需要這份資料來參考!!
( @: I# I b) h0 Y% N' x
謝謝大大的分享~~~受益無窮!
作者:
wobf0928
時間:
2009-7-16 01:33 PM
感謝 "finster" & "shaq" 兩位大大對PLL瞭解甚深，
5 M3 ^) f8 d2 t; }
感謝您們的分享，讓我增長見聞。
作者:
大大山
時間:
2009-7-20 07:11 PM
標題:
re
to PLL layout ,要特别注意不同模块之间的干扰问题，像PFD CP都是低频模块，而VCO post divider 则是高频部分。。。
作者:
max671119
時間:
2009-7-22 03:08 PM
感謝分享資料,
: d r8 p/ A2 p# F
下載回來看看!
0 J9 Y! H( _/ P6 w7 c1 ?9 N
作者:
fancysky
時間:
2009-7-23 09:30 PM
好人啊，分享资料，谢谢，正好跟着项目学习
作者:
wujie828
時間:
2009-7-25 11:20 PM
有見地，學習了~
作者:
ansem
時間:
2009-8-9 11:36 AM
多謝你的熱心分享喔有關PLL電路還在學習當中，這真的是很實用的資料
作者:
mask40169
時間:
2009-8-19 11:25 AM
感謝大大這樣熱情分享資訊, 這個真的是佛心來的嘛 ...... 非常謝謝
作者:
laasong
時間:
2009-8-19 09:16 PM
我的話 是把filter的部分off-chip說
( E& _ `+ n: U% @
也就是把他外接在晶片外
3 g8 g* C- S6 U* X* O2 W$ r& _
而VCO是核心部分 其餘的block就往右靠吧
) g& S G0 n# f4 C! Z
如果是divider兩端的訊號都會用到下一級的話
& u% ~3 i0 k8 D3 ~( Z' d; f5 }8 ?
那訊號線就盡量等長囉
5 A+ N/ p4 {/ g9 K o
對了 忘了補充 我是畫LC tank的VCO 所以震盪器面積是最大的
8 ]) [9 }0 ^5 I1 z- U4 h$ b A
其餘部分 比起來 真的很小......
! N, L- R; a- }3 a& _1 J2 |
}5 D& o2 _5 X8 i- s
[
本帖最後由 laasong 於 2009-8-19 09:30 PM 編輯
]
作者:
clarkhuang
時間:
2009-8-21 01:59 PM
感謝2樓大大分享
6 [% E/ G6 Y& P9 Y8 n. k' M6 \
f, F0 Q5 P) H) Q9 k' x5 e7 G
最近剛要畫此電路圖
; w; ]% A% V# h. d
看完後受益良多，希望此版 有開個類似的討論區 在說明區塊放置的位置
- x3 L- z( f/ x9 E7 p" P
可以讓大家互相切磋學習 感謝
作者:
clarkhuang
時間:
2009-8-21 02:00 PM
感謝2樓大大分享
0 x4 U: O- D+ m$ k. W6 ^( p6 Y5 Y
最近剛要畫此電路圖
+ z) i/ K) q- n4 y' L9 }
看完後受益良多，希望此版 有開個類似的討論區 在說明區塊放置的位置
8 c% U) t5 N$ q$ N. _$ k7 c* I) d1 ]
可以讓大家互相切磋學習 感謝
作者:
cease
時間:
2009-8-22 10:00 AM
感謝shaq兄分享的文件
- w/ Y4 Y7 _1 B6 C, n0 n" J# D9 K
看到好多公式阿(出學校後就很少碰數學式...)
8 n% ?, q2 @( o3 S* z, _2 b
有時間會好好研究一下這份pdf內容的
作者:
arichpanda
時間:
2009-8-23 12:09 PM
雖然我用不到PLL，不過對我設計電路也是很有幫助...
`( c6 w d5 B
感謝!
作者:
ilot
時間:
2009-8-23 03:43 PM
感謝finster大分享經驗，這在layout中很有幫助
4 n5 C! D- ?8 d
也很感謝shaq大的文件內容真的很豐富
作者:
雷迪斯
時間:
2009-9-2 11:36 PM
這PLL layout 真是太棒了
; Y; e) ~4 Q, o# ~8 U3 G
雖然我是要做DLL 囧
* t! f: ~1 }# o5 d8 i$ e
不過這東西真的幫助很大
作者:
magicdog
時間:
2009-9-17 05:33 PM
感謝分享資料,下載回來看看! Thanks! 感謝分享 感謝分享
作者:
zxhxym
時間:
2009-9-23 01:08 AM
標題:
非常感謝大大的分享
這一份文件真的很不錯謝謝大大分享~~,這份文件太棒了,讓我對PLL更加了解
作者:
jinluo
時間:
2009-9-25 04:38 PM
Thanks. It is important for me.
作者:
jun0208
時間:
2009-11-22 01:43 PM
因為小弟正在研究~謝謝大大分享! 受益良多!!
作者:
jun0208
時間:
2009-11-22 02:26 PM
謝謝各位前輩的意見和提供資料的大大!! 請繼續加油!!謝謝!!
作者:
deltachen
時間:
2009-11-24 02:44 PM
感謝分享資料,下載回來看看! Thanks!
作者:
deltachen
時間:
2009-11-24 02:55 PM
有關PLL電路還在學習當中，這真的是很實用的data~~~~謝謝大大分享~~~~
作者:
aleck
時間:
2009-11-24 11:28 PM
這魔好的文件~~當然要感謝大大的提供啊
作者:
janice112233
時間:
2009-11-28 03:27 PM
感謝您們的分享，兩位對PLL瞭解甚深，讓我增長見聞。。
作者:
deltachen
時間:
2009-11-30 09:19 AM
謝謝大大的分享~知識因分享而壯大！
作者:
honest
時間:
2010-1-14 11:06 AM
PLL電路最重要的是VCO ,除了要layout對稱,加 guarding外,電源組別有限時,需要和週邊電路共用電源時,如果可以的話,他的power要獨立拉到PAD,在打線時,PAD再用double bond 和同電源其他PAD連在一起,PLL效果會比更好
作者:
andy7571
時間:
2010-1-17 05:44 PM
回復
2#
finster
* t! M* d5 ~9 f5 \! X
; R2 H; O0 I" q7 t$ Q" S
/ `1 o1 g9 n8 k8 B& y! U2 _# m
謝謝你的經驗分享，謝謝...
作者:
yu_nicole
時間:
2010-1-21 11:20 AM
感謝大大的分享,讓大家更進一步哦~
作者:
oric
時間:
2010-1-22 11:54 AM
感謝Finster的經驗分享 讓我這個PLL新手受益良多
作者:
gmcycle7
時間:
2010-1-22 05:42 PM
也不知道怎麼lay PLL
$ T0 ~1 l. B; h" }" ^' D
感謝分享~~
歡迎光臨 Chip123 科技應用創新平台 (http://www.chip123.com/)
Powered by Discuz! X3.2
....想請教各位前輩 謝謝# [ x6 u" O9 `" l1 i n6 \
要在20天內完成有可能?
! o) v& @4 _2 Q0 z; w+ t$ q
) R8 u3 o8 F5 g( {0 e