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標題: verilog問題 [打印本頁]
作者: posendoh    時間: 2007-10-3 04:00 PM
標題: verilog問題
我開啟一個verilog.v的檔案) j, T! P1 Z! @" n# {' Y
開啟這檔案之後,左邊列他的底下又有附加幾個小檔案,: k! B3 B, }+ Q" m$ ^7 |
要開啟這些小檔案就在左邊列直接點就好,不需要重新打開檔案
% M9 \2 N; E0 H% }+ A+ U我想問的是,這是要怎樣才會有. m$ }1 k# l' p& i4 R; R- ]
是再寫一個程式合起來嗎??還是怎樣??) I$ D& G: o4 l
(有人聽懂我在問什麼嗎??因為我不太知道要怎麼敘述@@)
6 `: q+ ?6 w. K% K" T1 D, Y希望有人懂我的問題並告訴我ㄧ些答案或是提示的 謝謝
作者: 小朱仔    時間: 2007-10-3 08:10 PM
問題很籠統,不過猜看看5 e: |" Q, T' R. H7 W4 p8 m
1.如果附加幾個小檔案也是*.v的話,那就再寫一個Top.v把全部電路合在一起
! M+ @6 c" E8 v- w9 U# O2.如果附加幾個小檔案是module的話,那就是verilog.v所有電路的子電路集合: @) J" c$ r% E! f$ L

) m" U/ t' B. _- u  K9 e% |純屬猜測,參考囉~~
作者: tommywgt    時間: 2007-10-6 10:52 PM
表示你要再加入那些module的source code, 自己寫個放進去也可以
作者: hgby2209    時間: 2007-10-23 08:02 PM
請問您是用什麼 Tool 開此 Verilog .v 檔呢?
作者: tommywgt    時間: 2007-11-12 03:55 PM
我個人偏好UEDIT
作者: kolong    時間: 2007-11-13 02:37 PM
我是用EmEditor...7 w7 `. l6 ~6 _$ X2 n+ y
修改完才用Chip相對應的合成器合成...



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