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標題: 【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？ [打印本頁]

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作者: sohappy    時間: 2007-9-6 10:25 PM
標題: 【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？
我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
$ Y8 H) v" w7 }  r3 ?1 o" {7 |要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
; F4 ?; o# E1 ]2 Y% I下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
+ u; t7 x2 y6 H( u1 {# v的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
' T' Y) f- v% W- x错误如下：
9 f, Z, p+ H5 `, ?6 @/ d9 ?3 E
2 y2 b* p$ P) A% a
/ Y% |( b3 g- o# errors Violated Rules
  u: \( P4 {& _$ l. }0 d; }1 b2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
1   Figure Causing Multiple Stamped Connections
* N$ P* Z6 k. {1   Figure Having Multiple Stamped Connections
4   Label/Pin is on a net with a different name
+ E8 w, {  D& B1   M1R1 Minimum density of MET1 area [%] =30
3 Q  H1 ^$ v; H; o" W) w1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
4 a7 U$ R* t0 G- L: P9 @8 ^1 S1   M4R1 Minimum density of MET4 area [%] =30
8 u# S1 k8 e+ Y3 Q2 G# i" u4 U1   POC1 Minimum POLY1 to DIFF spacing = 0.2
13 Total errors found

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作者: m851055    時間: 2007-9-7 12:09 AM
1   M1R1 Minimum density of MET1 area [%] =30
, N5 w/ I% T# h+ A* C-->MET1佔總面積須超過30%
  f# H0 k1 @2 k4 @  J5 Q
+ g/ h1 _2 B7 Z- H4 C: U1   M2R1 Minimum density of MET2 area [%] =30
; @2 Z, \5 T5 O- p- u6 M9 p
& p2 x" f  D! K6 E-->MET2佔總面積須超過30%
* d. S# m3 ]& Y  O
$ i1 U  s; f7 J; ^3 C3 i1   M3R1 Minimum density of MET3 area [%] =30
8 W& h+ Z7 Z+ v) B7 Z) u
-->MET3佔總面積須超過30%

1   M4R1 Minimum density of MET4 area [%] =30
4 U& g% ?! y; i  D2 q( H
-->MET4佔總面積須超過30%

' Y2 v8 h# l" O+ c1   POC1 Minimum POLY1 to DIFF spacing = 0.2
9 R# c, Y4 T2 Q3 y
--->Poly to Active的spacing須大於0.2um

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作者: Oo海闊天空oO    時間: 2007-9-7 08:20 AM
--------------------------------------------------------------------------------------------------------
1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
6 Y5 a1 D# c; _1   M3R1 Minimum density of MET3 area [%] =30
) i3 g( w, _& d2 Q; `1 \* Y  m+ q1   M4R1 Minimum density of MET4 area [%] =30
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
-------------------------------------------------------------------------------------------------------
這些只是密度的問題...
製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
, W% A0 I' C8 ?9 K) O" r7 f但若您沒有要下線tap-out的話..這些應該是不需要考慮...
但如果你要避免的話...
2 ?  x7 g/ q. [- j& h. u8 ~可以自行自做一個dummycell..
這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
+ V! r5 F# v' Z1 s利用這個cell...將使用密度捕齊即可...
8 B7 j* B5 m9 ]

! A& G' A3 u* x' L/ ?, K2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
% O& S8 e5 U5 x8 i2 |* M- k. W-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
+ L6 u& ?$ {) c; X1 z+ }7 j- N    在發生錯誤的地方...多補一點Body應該就可以了...
" X4 t& `* T9 |) }( o7 u
---------------------------------------------------------------------------
1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
+ b% f$ y+ i( R, Z! j% m+ G% ~4   Label/Pin is on a net with a different name
1 b' W- A0 a1 b---------------------------------------------------------------------------
這些應該都是相同的問題....
+ `- Y# [; ]% r, E應該是你當初layout的時候...PIN腳沒有用好...
$ n7 t/ i6 Q0 ]1 \造成重複命名...
建議先檢查你的電路圖後...在比對你layout內的PIN腳..
是否有重複命名..

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作者: wlyi0928    時間: 2007-9-8 12:08 AM
這裡應該是您把DRC和LVS的error放一起講了,
我把兩種error分開來解釋好了.
以下先講DRC的error.

====================DRC Error=====================
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20

" V# ]; h3 O0 o' e  V若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
5 G* A1 T7 x1 N+ K6 Y& l此類錯誤在DRC驗證時就會出現了,
9 t( J* `% b; Y8 {4 o. V- z6 y不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
$ i, p2 I9 f5 `' u只是我自己把它歸在DRC Error而已.
上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
5 s# c8 b( k0 B( V1 h$ m但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.
4 a1 Q& F9 V9 A# z
1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
: v" `1 \* c8 d+ C" N1   M4R1 Minimum density of MET4 area [%] =30
& V+ _+ m( H1 I
% A) M) T9 `9 t1 A2 g5 ~以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
3 [  k7 R$ ?* }2 t為確保製程良率, foundry通常會制定這樣的rule,
不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
$ o! J* N' g9 f以及要用來補metal density的dummy cell的size及其所需間隔的space,
則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
! c' o9 g% t! X- g0 ]( k應該在蠻後面的地方, 您可以翻Design Rule看看.
: h) Q8 c5 F$ z
1 M7 w' O" X- N/ j% ~1   POC1 Minimum POLY1 to DIFF spacing = 0.2

上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
, J) {/ f; E5 [- X/ I1 U; F. P個人猜想, 以及根據經驗的猜測呢...
很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
而此點與上述的metal density無關, 是一定要修改的DRC Error.

6 ]+ d% T* i. |# z& ^7 D/ V====================LVS Error=====================
再來是LVS的Error:
2 z" ?1 k. y7 J: `9 a- Y4 O' M
4   Label/Pin is on a net with a different name
: M$ N4 G2 F& A8 {) m
這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
廣義的來說, 一條metal線(或應該說是一個節點),
9 ?% }% ^6 f- h. p% \3 ?絕對只能有一個名字, 也就是它就應該只能打一個pin,
1 U0 y: ^* r: W5 y  z3 s& m我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
- e7 K8 ~: u! d8 E; C  V3 x那麼這一條error應該就能夠解決了.
( i8 C7 _; k- Q# t& W- J
" e- Z; u# q! T( Z4 v' e) H1   Figure Causing Multiple Stamped Connections
" y4 |  ]' {0 q. f7 x1   Figure Having Multiple Stamped Connections

這兩條的話呢, 如果沒有意外的話,
其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
4 g1 r' w# T$ L4 Q& M9 A9 N所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
: {7 Y, ?  N: X' G照理說這兩條就不應該再出現了,
若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.

3 X3 F  S0 V/ X5 q) @最後補充一點點東西...
看您發問時候的問題排版, ERC那條排在最上面,
所以我猜有這幾種情況:
' c  G% x/ o! y/ r; m# A( B  {1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...
5 N+ M. r( O9 ?
8 i0 S1 v4 ~0 q+ i. ~3 |一點點經驗, 希望有幫上您的忙!!

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