Chip123 科技應用創新平台

標題: 請教hspice暫態分析的問題 [打印本頁]
作者: 君婷    時間: 2007-9-2 09:53 PM
標題: 請教hspice暫態分析的問題
以下是暫態分析的一段指令：
- X3 `# Q$ q0 f+ z3 r3 K.tran 10n 100n* L8 C$ c; N" F7 ^: f$ X) R' {
$ v3 X. k7 V. w* R1 B( V
書上是寫求某段時域中電路的響應。. H7 b4 X7 o6 B$ z& @
而此段指令解釋為 從0到100ns進行暫態分析 ，並且每10ns 記錄一次。( E# ~# A$ c- c
小妹想請教一下 關於每多少ns記錄一次，這個到底是什麼意思? 還有記錄的時間設大 與設小  在輸出波形 圖中有何差異阿?
% ^7 I# y, L6 A3 P2 ~) O5 Z- `9 t* h& b& W( N; S
假設我的hspice檔內容如下：
) F, m  [( N6 I3 l/ n, Gvin  a gnd! pwl(0n 0v,5n 0v,5.2n 5v,5.7n 5v,5.9n 0v)
0 Q" Q. K" t; a7 M.tran 0.1n 10n, @- V  W5 r( m- Q
.option post
/ c/ X% G3 g: g, n7 d% U! n.end
1 w2 x3 `3 j/ X----------------------------------------------------3 m& n% B0 n" x. k, e+ e! _" C
我的輸入電壓vin 它的rise及fall時間皆設0.2ns的延遲時間，然後我暫態分析設每0.1ns記錄一次。5 `: k6 w8 b9 V$ Q+ }
我想問，我每多少秒記錄一次的時間 若比輸入訊號的rise及fall延遲時間還長的話，是不是就無法作暫態分析?或是看輸出波形時，" U$ _& i8 t6 h9 L5 X. Y# z
輸入訊號的rise及fall延遲時間 在輸出波形中不會有延遲?3 z5 r  T( U& J0 }* }. W0 B
-----------------------
2 w3 C7 z! ^1 @/ O) E4 o' _2 C小妹個人的看法是理想上，輸出訊號波形應該與輸入訊號波形相同並且沒有任何時間點發生delay。
; P& F0 g! {4 O+ ]) G9 F除非輸入訊號本身有delay ，輸出波形 理應與輸入波形一樣 並且也有delay。
4 X9 ]! [7 w4 @+ `# k6 B即然如此...  那我hspice檔中設輸入訊號rise及fall延遲時間為0.2ns 則輸出波形中rise及fall延遲時間也應為0.2ns 。
2 g6 [. ?3 c) u' G( ^6 x所以為了正確的分析輸出波形，我暫態分析指令中 應該以<0.2ns 的時間 每次記錄一次，這樣輸出波形才有0.2ns的延遲時間!
: r7 ]/ o: T3 \8 M$ N2 S6 v1 n而如果設>0.2ns 記錄一次 ，則輸出波形中 將不會有這0.2ns的延遲時間 出現吧?
+ @# o3 B+ z) A% _1 I-----------------------
9 m" e, v0 ?, B% z  L請問小妹 對於暫態分析指令中 ，對於每多少ns記錄一次的 觀念及用法是否正確? 輸入訊號有延遲 ，則暫態分析 每次記錄的時間需小於這延遲的時間 才測的到?     麻煩先進們 糾正 和指教 謝謝唷^^
作者: m851055    時間: 2007-9-2 10:37 PM
觀念正確# A1 R- E4 e2 [& p' D; Z% s
一般紀錄次數越多越好，當然速度會變慢，就看各人需求了，在業界模擬大都在us等級，很少用到ns等級，因為device的反應速度問題....以後你就知道了。
作者: 君婷    時間: 2007-9-2 11:00 PM
謝謝大大的回答^^7 b* O# _* T; S$ S1 Z4 F5 I6 A7 r
至於記錄次數越多 速度會越慢是不是指跑hspice時會跑較久而已? 還有最後一個問題是如果輸入訊號波形皆沒延遲，則暫態分析 記錄次數多寡 就與輸入訊號無關吧 是嗎^^9 a) m" ^& b. c' [& }
請大大提供意見 謝謝
作者: m851055    時間: 2007-9-3 08:11 PM
至於記錄次數越多 速度會越慢是不是指跑hspice時會跑較久而已?/ Z$ G% r# N7 ~+ Q3 x3 B0 ?" b
0 ~! R$ l+ H* A$ H$ M% L# K
-->yes
作者: Oo海闊天空oO    時間: 2007-9-3 10:13 PM
.tran 0.1n 10n
6 [# L0 _" }; X6 c" L下這行指令時...: f! C& H& y1 m" W: U% \' L/ E
代表暫態分析會從0s~10ns進行掃描...9 \' L! ~. u! t* Y5 i, J8 }
並且從0s到10ns中..每經過0.1ns紀錄一次...
7 W: X' u9 i- K8 Z. K5 d所以傯共會紀錄101點..
5 Y. n$ }7 y! W5 E7 l6 O最後下.option post的指令..6 _4 O3 A% k7 ]4 k9 e
是把紀錄的點作連線的動作...3 I( A, l; G8 K1 U
因此才可以在awave中看到曲線..( G3 M" Z. E% S' }% v+ s
! a6 b8 j5 ^2 M
(通常用PC版的HSPICE..程式會自動幫你載入這一個指令..! ^: q/ o/ K7 `! h
  若用工作站..一定要記得下這行指令....)
  B1 h5 K" Y8 j  {* @" `; a/ e8 r% K/ c5 U4 ]2 v  f* K
另外關於第二個問題...
& ~, y& j1 d2 f6 x6 x3 K4 @如果輸入點沒有延遲..紀錄點是否可以隨便設??
- P3 d' ?. k" B" C4 ?, B( N以一個Inverter為例子....
' e; Q% A. {+ s$ ~輸入訊號給訂一個方波..., r1 R. k6 {; K) m
上升和下降都沒有延遲...6 i* a  q. k+ H  T8 t6 \5 \0 P- J
但是Inverter本身就是一個RC...; V& H/ u* q, B, p' m0 F4 l; W
所以會在輸出部份產生延遲...6 K- ?8 F+ h% ]9 Q0 Z2 P- Q
這時候..取點就很重要了...' }! Z! N2 l2 S& S- ~. x# S/ @: a% ?" k- ^
如果取的點數太少...許多細微的變化可能看不出來..: E$ ^. s$ |9 b% L1 n/ i! H
我想速度方面應該還好...4 o5 C$ l8 z1 F: c8 A1 V& U) b3 N
很多老師都會說..HSPICE跑個一個星期都算很正常...
; F" A6 E) t0 I- _" b2 a' |* B% l因此..我想.取千分之ㄧ點以上應該也還是可以接受的範圍
作者: 君婷    時間: 2007-9-5 10:26 PM
小妹還想另外請教：『何時才需要測量輸出delay 時間』2 w1 a/ C! u' E
小妹在post-sim中利用pwl指令輸入一脈波到反相器，其中脈波的rise、fall 時間故意設0.5ns 給輸入訊號有所延遲。然後量測輸入電壓在1/2 vdd時 直到輸出電壓到1/2 vdd時的這段延遲時間，其結果 fall的延遲時間為：3.0579E-11   rise為：6.6442E-11
9 O3 F9 ~) H9 B8 C' H2 e從輸出的rsie、fall的延遲時間比 輸入訊號延遲時間0.5ns還小 ，這樣算是理想我們正想要的吧?( {7 R7 F" d1 p* ^
如果量測的輸出延遲時間還比輸入訊號還長，就可能是跑post-sim前 畫layout佈局時 畫的不是很好而造成延遲時間很長吧?
) _2 G9 ~. @- \' @* l
$ R* K4 C$ b% m. B還有我們什麼情況下才會想要跑spice來測輸出是否delay ?+ ]9 {5 b% Q  {6 W/ b1 o

( z/ W) h+ }: [  ~2 J麻煩先進們 指教和糾正  謝謝喔
作者: m851055    時間: 2007-9-5 10:55 PM
標題: 回復 #6 君婷 的帖子
1、當你的操作信號pulse width很小的時候，就要考量。
" ?  z8 Q% l7 `7 b' b8 ]2、電路中對delay較要求時，如clk signal。. g. V$ j" I, q3 l
3、其他的留給別人補充。
作者: finster    時間: 2007-9-5 11:55 PM
對類比電路設計者而言,要量測delay通常都會在clock信號,或者一般正常的傳送信號均需要去量測其delay8 `+ w' `, `$ Q
而要看其pos-sim的delay時間,最主要的原因乃在要看layout的寄生效應對電路的影響有多大
+ k  {3 T$ h$ q8 }) \+ u+ b- V" ~再者,我們要看其buffer的fan-out能力被降低了多少
0 f5 U& Q1 g4 U2 U  s而對一個類比電路設計者而言,我們在看pos-sim的結果時,並不是單單看在某一個電壓,某一個溫度下的delay時間,而是要有製程的五種變化搭配電源電壓10%變化及溫度的高低變化的各種組合,然後各種情況均要在規格之內才可,不然就要改元件的W,L值
# E4 M+ Y& B8 O' l, M. ?0 f& ^另外,一般我們在設輸入信號時,rise time和fall time大概都是0.5ns和0.5ns,當然也可以更長或者更短,而這個條件是要看整個系統的情況來決定
5 A" k5 v4 u" D' q0 F' b6 y4 e而至於你量測delay的條件並沒有問題,也就是輸出信號的正端的1/2 VDD到輸入信號的正端的1/2 VDD為一個delay time,通常,這個delay時間若大於輸入信號半個週期的話,就會相當危險,需要加大其W,縮小其L
作者: 君婷    時間: 2007-9-6 08:11 AM
副版
" J/ L& s7 Z$ Q+ S( D( B您的意思是指pri-sim時通常就會量測每個clock輸出delay時間，然後跑pex莘取寄生電路後再從post-sim看實際寄生效應輸出是否影響很大?! y1 u# \: v/ }! [/ o* Q0 R
像您說通常輸入信號大約設0.5ns左右 ，但測出的delay時間最大允許的誤差可以大到超過0.5ns且小於輸入信號半個週期 那麼大的範圍嗎4 M3 T6 t% J; S9 r; K$ n# e9 a
因為我覺得如果delay時間允許誤差的上限越大 可能輸出波形會越明顯的失真吧^^
4 h& P: R9 r# t: h. z% Q% t還有請問類比電路的輸入訊號通常用多少伏測式?一方面我不知電壓源上限可設多大，所以我都vdd設5v 而輸入信號也5v: h! l* j3 E; R; X. c
1 G4 z; h3 v& h
同時也謝謝m851055   的說明 ^^3 {( U. m0 C; ?7 {7 T) n9 G  E' }& A
$ u9 C* p" s, M/ J! B0 C: x
[ 本帖最後由 君婷 於 2007-9-6 08:18 AM 編輯 ]
作者: yoyo20701    時間: 2007-10-15 03:54 AM
嗯~~講的真好~~本來不知道的問題~現在都知道囉~多謝大大無私
作者: finster    時間: 2007-10-16 11:23 PM
不好意思,因為前陣子工作在忙,故而較少上來論壇,所以也沒留意到妳的問題7 {5 ]4 ], j* J% n/ z2 V
0 J  V" j% a2 e, {- t/ T* K
通常,我們在作的delay並不會拖到大於輸入信號半個週期,因為那表示這個delay是非常危險的情況和設計,但,有一種情況會比較特殊些+ F% I0 m* d5 l" f+ m0 A
那就是應用在高速電路中,如high speed serial link電路,假設有2Ghz的clock,那它的一個週期則為0.5ns,試想一下,一個週期就只有0.5ns,那一個反相器的delay time要小到多少才不會影響到信號的傳輸,所以,這是高速電路應用中所遇到的困難: w# ?5 F0 s# L" n/ s' _( z% r
一般在應用中,我們的clock並不會非常地高(大於1GHz),所以也就沒有這個問題,但如果是手機或者微波電路,那這個問題就會很麻煩
* Y  `/ R! q+ j0 x$ \7 |; a. d# x. L' f* z
另外,delay time的應用上,通常是用在digital circuit中,因為clock tree的緣故,所以時常需要用到delay cell來讓chip內部的clock timing能夠符合到spec.,所以,只要能夠達到delay,後面再加一級較強的buffer即可2 W; Y1 A; ^% M; C- H0 `6 Y, s
" @% M0 U* V/ f1 }2 ^2 d
最後,電壓源的上限是要看製程而定- E4 c1 C: s9 Q  |+ x: T/ L7 C
如0.35um,其電壓源的上限就是3.3V,若是0.25um,因為內部有兩組電壓,所以就有2.5V和3.3V% x4 ?- y1 ~- j# J8 {
所以,不同的製程就有不同的電壓源上限% e& m& h; d  n
! }0 ?# i9 w7 p
6 y& ]! ~1 Z8 n" V8 X

0 ~9 j9 S% L  @. f  I6 _) e* C  g: q$ x
原帖由 君婷 於 2007-9-6 08:11 AM 發表 + h1 Q5 `; M, D# h$ v" Z# g: p) P
副版
1 i$ r, m/ [- R; ~6 ?/ w& j您的意思是指pri-sim時通常就會量測每個clock輸出delay時間，然後跑pex莘取寄生電路後再從post-sim看實際寄生效應輸出是否影響很大?
! O( n5 c, c, x像您說通常輸入信號大約設0.5ns左右 ，但測出的delay時間最大允許的誤差可 ...
作者: ming0906    時間: 2007-12-23 09:01 PM
Hi~各位大大& k4 f( ]  y/ L5 P) [% ], H# q
我是HSPICE新手~最近老師要我們寫一個4-bit DAC，不知如何著手，網路上是否有可參考的範本資料~% [5 Y! a' B9 t3 O+ y5 F
謝謝各位大大



歡迎光臨 Chip123 科技應用創新平台 (http://www.chip123.com/) Powered by Discuz! X3.2