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標題:
請問一下關於Xilinx logic gate的關係
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作者:
小朱仔
時間:
2007-8-14 09:26 AM
標題:
請問一下關於Xilinx logic gate的關係
想請問一下各位使用FPGA的先進
$ o" `2 ?0 } F; Q
Xilinx產品系列的容量大小是要以那個為依據才是一般要購買自己所需Design的FPGA
: v* R6 X) U! t! z- s/ ^
是System logic gate, CLB, Slices, Flip-Flop... etc..
$ [1 d d% |' e s" f+ @% v
不知道這些是否有關係式?
+ S# W! {9 ]0 s9 M. V) f, x3 U
據小弟所知在Virtex2及Virtex4 1CLB=4Slices,而Virtex5好像是1CLB=1Slices,
& `- a& I8 u6 b' }
請各位先進給與小弟指導一下,謝謝~~
作者:
tommywgt
時間:
2007-8-19 03:23 PM
Virtex5
7 f7 K; Y2 f2 t9 A8 V) r
2slices = 1CLB
% \5 u4 G8 y3 F: R& [
LUT(Loop-Up-Table) 是 6 input, 每個 LUT有2 個 output
1 a* w+ _& ~+ ~( ~% G+ F0 \. U
每個 Slice 皆有 4 個 6-input LUT
/ Z! r5 e. f4 Y2 q) n& y2 p3 u0 A
每個 LUT 皆有一個 Flip-Flop
! X4 S5 q7 {3 w7 K e$ b' Y7 e
最高可達550MHz
; l0 [2 P2 Y. x4 X- V, r; s
& G# Y8 ?7 |0 C# q, V0 [0 X
Virtex4:
5 K/ Q% j9 R0 E# X( Y7 T
LUT 是 4 input, 每個 LUT 有 1 個 output
# c+ G2 v1 q3 Q4 Z2 C5 M: R) D
1 CLB = 4 Slices
0 t5 i! n) r! @2 T; a+ x8 u
每個 Slice 皆有 2 個 4-input LUT
& d$ `8 H8 `5 Z' T0 t0 L
最高可達 500MHz
, s% V4 u' b6 n6 X/ X
& n7 m$ W0 x; {* k
當要完成一個 8:1 MUX 時, 使用 LUT6 比使用 LUT4 來完成將會少用10 ~ 15 % 的 CLB
4 s5 R4 Y2 k" G* |& ~: @% C, a H
而且, LUT6 只需要 1級的 gluet logic, 而用 LUT4 則需要2級才能完成
( r2 [7 h* \3 p6 h+ u! q- o9 N* A
平均而言, lut6的好處多多囉~~~
作者:
小朱仔
時間:
2007-8-19 10:48 PM
感謝tommywgt版大的解釋
, T5 L- I8 \& b( Q
原來Virtex5是1 CLB = 2 Slices
6 N* ]1 R* K& }( @/ n/ F
難怪我怎麼算都不對
# `* O2 z; Z$ {0 B, f3 t8 }" [$ c, H, u
終於懂一些些了,謝謝~~
0 k4 v* F7 l0 ^6 }* I- B# T1 W- Q
" x* ]* s; W0 k
作者:
russell
時間:
2007-8-22 10:36 AM
標題:
回復 #3 小朱仔 的帖子
用LUTs來計算,比較能知道用掉多少資源!
# v% p! m" b5 l+ L, Q
如果是IC設計,有錢就買大一點的!驗證用的Virtex,
$ Y7 K: P: ], Y6 k W6 Z
如果可能要量產,可以考慮cost down的LatticeFPGA,
* M$ B# n9 h8 _
<彥陽科技>
' A( h8 o% Y$ y |( Y/ C( G
russellhsu@pmaster.com.tw
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