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標題: 在Layout時最花時間的工作是.... [打印本頁]
作者: jauylmz    時間: 2007-5-29 02:32 PM
標題: 在Layout時最花時間的工作是....
這些問題會隨著 "資歷" 和 "工作分配" 而有所不同，希望各位回答時可以說 小小說明一下。為什麼!!
作者: wlyi0928    時間: 2007-5-29 04:13 PM
標題: 我覺得喔......都要花很多時間啊......
我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!
  @) \) i3 D6 O' I9 l每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,; q. r. M  R1 Z2 W
而我想大家應該都能贊同這一點吧!!9 O+ L6 s' e+ A- H
做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.) v! L, n5 I4 A2 U" e' _8 x1 T
如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,
) M' ]( a, {% D% v那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
- }. Y6 L; U0 |placement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.9 Y; K7 c2 A5 C
跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;
' u6 r3 f2 {4 t2 Z8 j在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...
. B! |+ a5 \7 C2 o, c( G6 P& Y在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
4 Z: X$ f* |6 E6 j. W6 g( F或者拉出來的performance不好...等等的事情.
  G3 P# ~; f. e7 Y2 ^! o所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,
; O$ M+ n& Q0 k/ _但是要如何才能做到周詳的計畫呢? 真的很困難耶...; g$ m5 q# }; K
或許DRC已經算是裡面比較好的一項了,
) }: j# n& Z" a  I& Z但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@) e- j9 j9 |7 U0 m# {
最後是改圖...基本上改圖不見得比重新畫容易...
6 O- ?! }; n. E! Z2 b0 ]受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!; V* o' Y3 q# }7 D) W
但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,! x( v$ ^0 \! h# R" L7 _* @
不是每次都能遇到改小不改大的囉!!7 U- }5 M. P' K+ J# A+ j7 T) W
* Z2 q5 o0 s1 |  R/ B- M
小小淺見, 請路過先進指導!!9 m; h# Q4 M0 f6 z
感激不盡!!
作者: keeperv    時間: 2007-5-29 10:28 PM
元件 Device creation
+ \- q" t! \! v9 [/ w% K基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
3 [, @4 h( b' l/ J( A8 A但是並不會佔用太多時間。1 e$ E& i& g! K$ R
排列 Placement% Q! X9 H* D3 i3 w+ f5 s" }
SUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異' y7 k' B. C& }) \1 @
拉線 Wiring
1 w1 z# s# T0 A8 x9 _Placement做的好，拉線就比較輕鬆，除非digital線太多* g) @! Z7 ~9 M4 Z5 r
APR又不幫忙，時常弄得頭昏眼花 ( [0 C) Q, |; z; Q. ~) ^
DRC debug
( ?' q: w) m6 i8 ^& {7 a在layout的時候就應該要避免這樣的問題
. c4 e7 a+ [! ^LVS debug * Q4 S! y  K# T7 \. h& h
若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題) T0 u3 D( ?8 m2 s2 }" C
當然有時還是會有一些LVS的問題，不過並不會花太多時間, b% _. A1 u+ p, h, `% `
比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉
# W+ m+ F) u( D# |; M當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK# w, }/ g  Q, g7 U) J
進去要改電路，結果sub circuit都找不到 $ g$ R5 H  T, x4 _
整合 Chip Integration
2 V+ c' [+ Z: t6 ~& A如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
4 t4 L+ N. X6 T一般若是好幾個人一起來，那真的要好好溝通
7 @; P' P# e1 t要是最後兜不起來就慘了:o 5 c* d5 g8 x( R+ ?
溝通 communication
# p* H  W5 l4 B非常重要- e  V8 }1 ^: m4 J
改圖 Re-layout
) X( o1 P4 P+ I5 u9 gLAYOUT心中永遠的痛 - v2 I0 {0 l/ K' L2 b+ g

* Y3 ?: o% Z2 J& z" i9 j9 k以上...報告完畢
作者: jauylmz    時間: 2007-5-31 09:53 AM
Dear 版主大大4 {% @& j+ y) _6 N2 L6 v9 T0 e* _8 `, X
* Z( m; g4 W" Q5 G/ L
這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。
作者: polymer    時間: 2007-6-14 04:37 PM
各位大大好0 G- e* s) h" l7 d
我覺得在Layout時最花時間的工作是....
* h2 o( H' E0 B: `9 B! i就如同keeperv大大 , 所列出來的事項 ,
- D& P" z: I7 [+ E. x5 }7 g6 |6 R4 F6 n# E幾乎每個環節都很耗時並且耗工...
作者: majorjan    時間: 2007-6-17 01:33 AM
我個人是認為"排列 Placement"這部份是最花時間7 A& ^7 D4 G5 M3 Q, q" s. d
而且是一定要花時間去plan每個block% L3 D4 z4 m5 o9 p2 N
若能排得順, 相對拉線少、拉線距離短、面積使用就少' [& i7 I) g3 X( i
而且和designer之間的溝通更是不能少5 k: z2 D, }* E' m1 g8 s
designer要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
6 K' K4 K2 @6 p$ G# j7 o不然, 到最後只會變成忙盲茫...
作者: jauylmz    時間: 2007-6-21 04:14 PM
在下的小小看法: S' X# b! s6 p% y8 d0 G. x
      ) y6 e5 [& L- E5 H( w
1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。5 F  S& t' b# m- ]! r3 g3 }

" u3 E9 G1 @5 Z0 |3 M% r2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。 . I* a! _+ e( @$ e2 m+ C

. Q2 E4 l9 I' T  G- t: F6 z3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。5 V! o2 P* w1 r( ]4 K

- P: F- M; b4 Z8 s8 D1 e: T- c4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔 * f+ f" d! b5 S( R% p8 k: M

/ e$ e3 f$ {4 L* c- {: T/ w# ^5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
! E& n; X5 z1 U, f   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
: D& R$ Q) v; k2 ^/ W1 x9 ~8 F    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。: d4 }$ {; h8 y$ M0 z! s) v$ s! ~$ P7 o
   所以 這真的是要小心。
作者: heavy91    時間: 2007-6-21 04:20 PM
那我這位路過的版主可不可以問一下.....# e9 J( c. e8 r/ I. v1 y
6 k# V$ W4 W7 n" P, x6 c9 K2 M. K
那一般而言大家覺得，哪家的產品，你們會覺得在 LAYOUT上的時間最短啊....7 B# z6 Y3 ?) k7 n, M$ j
1 D6 x8 V9 d: }1 o
就只是覺得而已啦....或是時間上最長的也可以...: b3 N( K1 ^* j6 P1 C! A
& m8 a2 L' n3 \0 ?
要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~
作者: jauylmz    時間: 2007-6-21 05:19 PM
就目前二大主流來說 看來是要這樣比
% i' E/ Q3 b' F* h- GLaker L1   V.S   Virtuso L     
* |- I! q; k+ l! P9 N1 W( FLaker L2,L3   V.S   Virtuso XL   
/ b3 w7 ~6 D- f3 eLaker DDL   V.S   Virtuso GXL ) x" `3 S8 v3 j, ^, J2 y
$ ]3 ~  d& o! f8 r/ E+ ~
才分的出來。因為各有好壞吧% p, w3 r5 B# m+ a) d' u! k' s/ J3 h

4 b8 F0 y; a! M/ ~* d4 s( r[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]
作者: Oo海闊天空oO    時間: 2007-6-26 03:24 PM
我個人認為是排列最為麻煩....9 M, D; Q5 D% _/ X" M2 ^
以 Virtuso 為例子...- P" V8 d! Z  S  c* j2 t( q! ^8 v
排列的位置不但決定面積的大小...
( ~. C" s. p3 m( \4 q; h  l更會影響到拉線的方便性...
" [8 Z% T! N1 a8 F7 m; [以經驗來講...資歷夠久的人..0 u" K. \- ?) U- _/ g: M6 c" \
可以在排列的同時就想到接下來拉線的方便性..
4 V( q. m5 E* @  O2 Q. H- s4 j- N7 L若排列已經出來了~~接下來的拉線就不會是多大的問題..) i8 d! j3 @/ d  E
因此個人的意見...就是排列最需要花時間
作者: reincarnate    時間: 2007-7-12 10:22 AM
我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧$ g( Q( S0 M! S2 k& }" B

) W' `9 n; @0 B" U" F: x& a像是一開始在做DEVICE..如果有舊的電路可以參考
7 d" Z; f5 O) |( y$ S
! y1 u3 G0 T6 {. \+ g5 Z5 Z; s) D甚至可以直接套用 那當然是省事的多
) a5 A3 t, Z/ }% z' p: d) ^8 J9 C4 x6 _4 |% w! V8 G
否則 還是一個個去建 感覺滿麻煩的^^"6 i9 |% F6 `, S7 d6 ~% J! P# j
2 T$ }1 C& ^6 h) a  Z
而 元件排列這方面...
8 \+ m# `/ `3 J$ l, d0 C0 N0 X; M7 Y  C- R7 A  q% F& s  V
考慮到 拉線的便利性 面積大小 以及 電路特性等等問題9 [6 z' U( X1 y2 h4 N1 M3 Z% G  j# z

5 `9 f7 ?" T% d& U" b1 p9 C% D# t要是電路看不多 經驗有點不足
: {; d  v( p' k- `, U3 t( w; b5 M8 w$ _# ^& ?
在排列元件上 或許會比較花腦筋吧~
作者: lli3793    時間: 2007-7-23 06:52 PM
標題: 劃 well, 最頭疼
元件有 pcell, 連綫有 line, 就是劃 well，最讓人頭疼
' S9 q* H! e$ F0 y: K8 B有沒有什麽好的辦法？
作者: superfool    時間: 2007-8-17 11:28 AM
我是剛入行的新手，還不太了解這些具體的東西
; C6 f9 Z, N* ^" t5 R' E希望能跟各位大大多學習學習
作者: yuching67    時間: 2007-8-22 02:48 PM
剛入門時我覺得排列零件是最頭痛的
4 r6 y7 T/ W; N# c& K但日積月累後會漸漸順手,之後所遇的問題- u6 C. n7 k4 p7 J( @& {2 y( a$ g
會因產品不同lay法也不同,現在的產品變成是
" Z* B& G( H3 ]. X. j# I: y拉線是的的惡夢啦...
作者: skeepy    時間: 2007-8-28 11:04 AM
個人覺得的是排列,從block內的device排列就可以4 i! ]1 l; `4 N
看出這個block是扁是瘦,進而要思考對週邊其他block1 f" f! ^8 j$ R
的影響,也會因此考慮到chip的整合.
作者: bjic    時間: 2007-10-16 10:05 AM
个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作# ]  N1 ^! C( B: y
这些准备工作包括design rule 的学习，充分了解客户的意图。再就是我把placement也放在准备工作当中，很关键的一步# g$ v2 `& e9 ]. k- w
placement对后期layout是否顺利起很大作用，placement根据自己的经验，还要考虑客户改版的问题。
- p% j1 k3 t9 x  A: `由不到之处请指正
作者: peihsin    時間: 2007-10-16 05:04 PM
我個人覺得溝通及排列是最花腦筋的,
" \( ~# m; _( [+ d5 `像零件的限制及板材的限制
2 i% W$ l9 s) l8 @8 J: @都會有所影響
作者: stu0804    時間: 2007-10-18 10:48 PM
我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的, Z. v" V1 h3 G
,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練- \+ l. G% Y+ E% t5 K2 T
design rules 錯誤就不太容易發生,LVS則是接線的問題了
作者: Winters    時間: 2007-12-19 07:17 PM
目前我只是學生，做過的LAYOUT數量也很少。
+ m) S6 ~2 s2 e4 S所以這只是我個人的看法嚕，我覺得LVS的Debug最難。
# @4 {2 U+ F$ \因為如果是DRC或許有時候會顯示出錯誤的地方，但是LVS只能慢慢看Report檔
  }5 G8 f% W0 F3 W9 }這個對我而言真的是滿辛苦的工作。) T$ V; N3 l0 O( y- k, }9 _2 V0 Z
不過，找出BUG並且解決這種感覺，真的是爽阿。
作者: a88050015    時間: 2007-12-24 03:01 PM
我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!
作者: samgu    時間: 2007-12-25 09:32 AM
1.我也認為 floor plan 最麻煩，因為一個好的 floor plan 除了能讓訊號線走的順之外，也可以節省面積; c, Y& R/ E5 X/ \6 k; z8 ~! @
2.接下來我覺得比較重要的是 power and ground line 的跑線，因為要走的順才是最重要的，而且若POWER途中一直換線其實也會降低它的電流4 O& V0 I4 p5 H$ g) t( Z; f3 c5 ?6 O
3.接下來我覺得都還好，因為 DRC LVS block 刻好就會 RUN 了 ，另外create block本來就需要花一點時間
作者: minnie0606    時間: 2007-12-25 11:52 AM
如果位置沒有排列好ㄉ話！面積會變大∼甚至拉線會亂七八糟ㄉ∼
作者: yhchang    時間: 2008-1-27 11:14 AM
最花時間的應該是  給你的空間不夠( v: r2 R" q2 D' p2 z$ T; D3 F+ R
你勉強把東西 塞進去之後  好不容易做完0 O( {- z, ]/ Z
結果電路圖又變了  你就完了
作者: yhchang    時間: 2008-2-5 08:17 PM
以我們公司來說7 ~4 h1 }* y9 Y7 J/ y6 s
一直改圖對LAYOUT來說是最花時間的, m0 u4 O; r+ j
或者是 沒有看清楚 RD寫的NOTE0 e$ J. Y% F6 Q2 w. u+ J/ [
導致LAYOUT雖然能過LVS 但是LAY法卻是錯誤的
) P! p9 q! b" Z/ b0 @7 s) N: M, l. z2 @3 S( u; j( k6 e% S8 I# _
有時候我們公司RD也不想讓LAYOUT一直改7 @" z, m  `$ a  v
只是因為有時專案太趕
% f/ F( h. ^. N7 [: A5 @0 G# r所以只好跟LAYOUT同時平行做
$ C4 V5 I# c9 p% T9 E2 q, o這樣就容易電路常常會大翻盤
作者: qwertmn    時間: 2008-3-19 01:01 PM
我是選擇排列~~~7 T7 w# v. p! p
光是排列就會影響後續走線4 T! y6 K; c) Z5 k. V
所以要特別注意~~~
作者: ynru12    時間: 2008-3-25 09:49 AM
元件的排列、拉線都會有很多要求之類的% L# d! {1 l/ @5 g* l* c- k
最辛苦的就是改圖~原本己經畫好的，但是rd突然說要改圖
$ V/ u& h6 ~+ A* i& T9 ?! F然後整個的大小不變，但是改的地方，又比原來的大一些
# Z9 N: h% |$ v0 B; ^這是最麻煩最痛苦的
作者: ritafung    時間: 2008-5-26 10:19 PM
Re-layout往往是floorplan做得不好，所以floorplan是很重要。
作者: jauylmz    時間: 2008-7-9 06:34 PM
Chip Integration    可以算是拉線和DRC/LVS 嗎
作者: nebula0911    時間: 2008-9-9 09:36 AM
其實上述所有選項都基於兩個字 : "溝通".如果與designer溝通不良,即使畫的像藝術品一樣,花的在久精神部局與除錯,只要designer說不是他要的,一切枉然,全部重來.
作者: arthur03226    時間: 2008-9-10 02:56 PM
以上皆非
7 T- s( E. W$ m( H, I; }: z" F! C0 T3 d' B# f, A
我花最多時間的是在思考，
2 Z6 Q1 B" C0 v9 i一個5天該完成的案子，我可能會花去2~3天思考。6 p- A3 A2 x8 V. c+ m$ a
事前想的仔細，2 F% j8 T& ?% |) Y/ p9 i/ _
開始動手layout一直到驗證完成都會很快而且順利。
作者: fei    時間: 2008-10-23 04:34 PM
都很耗時間!!!  只要 動手 下去做  都是 耗時間!!!  哈哈~~~  用呼叫的 自動拉線  才是王道~~
作者: semico_ljj    時間: 2008-10-27 05:07 PM
布局和整合最难，最能体现实力！。。。。。。。。。。。。。。。
作者: sj1130    時間: 2008-11-9 12:01 AM
我也認為排列的部分還是會花費較久的時間，可能是因為剛接觸Layout沒多久，經驗不足顯得更無力！
3 s2 E9 u" @& x4 _% ]整合這部份，如果是自己獨立一人完成，雖然時間耗費較多，但是就跟寫程式一樣，如何去安排自己的line能走得順9 H* W$ {# A: o4 Y2 m
我想這才是最重要的！重點一句：還是經驗比較實際吧
作者: vincentjox    時間: 2008-11-18 11:04 AM
有不花時間的嗎* O) a% K! ?# |8 a
LAYOUT我覺得每項都很花時間
# ]& Z8 P+ G' z不管是佈局還是LVS/DRC
( Y/ ^5 O/ l* K每項都得小心翼翼
3 h# K$ _9 |* S+ z做快不見得好
6 B' g, Q1 V# c6 L! h5 c2 [% M% [* D做對才是重要
作者: app    時間: 2009-4-9 01:03 AM
我也覺得 floor plan 最麻煩~, H7 R# v* n. Z& A  e+ A$ `
因要如何將每個block充分擺到適當的位子~
: h0 i3 O. t9 `; |7 K這是一種學問~4 x# u4 u  N! d7 m1 ]! |
因擺的好的話~! N, }; x) ~- j! z
其他的閃線或拉power一切都還滿ok的
作者: pkjordan    時間: 2009-4-24 01:19 PM
2.  排列 Placement   6 {: E' T6 p& A" W& r6 }/ b- z
6.  整合 Chip Integration6 z# {  h7 B  e# ^3 ]  ^
7.  溝通 communication
& Z, q$ M. z2 q3 V這三個最麻煩
作者: brooo    時間: 2009-6-27 01:02 AM
排列最花時間吧( w, I7 h0 d2 e0 h% i
( N/ f( T( x  s1 T
在layout初期就要花很多時間先想好如何排列
$ |- b6 V! I4 K0 |* N4 W3 D4 w3 G* _; e4 j6 I# y7 I" D
想好後，反而才會省下大量的時間
作者: AaronChu    時間: 2009-7-4 12:07 PM
位置該怎麼擺真的需要一開始的計畫...  [! A! T5 I& X6 A) _0 N
要不然最後會發生難以挽回的錯誤啊>.<
作者: clarkhuang    時間: 2009-7-8 11:56 AM
floor  plan比較花時間  只要floor plan 做好   
$ W9 u, a/ ^' [+ L+ K1 q7 r0 t* t- m% }
其他就會很快   相對LVS 問題也比較好除錯% ~5 K' _0 W' X; S0 C& X
; q: `, d4 t! P. D$ D
HR.概念有  應該DRC LVS比較不會有問題吧
作者: kevinpu    時間: 2009-9-3 09:08 AM
我覺得placement和溝通是花最多時間的,因為會決定你的做法和拉線的容易度,4 {) L% F2 r0 a6 l$ m
再整合時也會是另一個問題
作者: merry.fan    時間: 2009-10-30 01:01 PM
我也覺得 floor plan ,整合 Chip Integration最麻煩~
作者: 腳踏    時間: 2010-5-6 05:53 PM
排列 Placement
1 W$ ?! d% Q) ^3 `2 v% {溝通 communication + E" P) A) q+ x* k  Q$ M. \: z

3 {" Q6 E+ _  D; M+ o" S這二點很重要( d* e! y. b$ r
其他的還好啦  都是花時間
作者: abc0123    時間: 2010-5-6 11:15 PM
有了以上前輩的經驗 讓小弟我更清楚這行的工作在做什麼了
作者: killerwind10    時間: 2010-6-20 04:18 PM
感覺上建構小元件都還好
4 J: Q8 j! ]2 o6 s# J) I但是當設計成大電路
8 y3 l# D6 x) v! ?& [可真是令人頭痛~
作者: alex6551    時間: 2010-10-20 06:21 PM
所有的東西只要當初架構好，後面要做的會容易多，layout花的時間原本就跟電路多寡成正比，但是最浪費時間的往往就是Re layout，尤其是layout到最小面積的時候，被告知說要修改電路或是增減東西時，往往都比原來要花上兩倍時間以上。
作者: qoo1625    時間: 2011-10-1 06:05 PM
我是學生而已，都做很小很小的電路=_=，目前畫的圖都不太需要管其他東西，通常就只要盡全力把面積縮到最小就好，所以我覺得排列比較麻煩...
作者: lypei-mr1987    時間: 2012-3-13 05:45 PM
我是剛入行的新手，還不太了解這些具體的東西
作者: bowbow99    時間: 2012-4-5 06:29 PM
要思考如何擺放才能節省面積!
作者: liu.leon    時間: 2012-4-13 04:58 PM
回復 3# keeperv
0 p; r1 V0 ]* A2 Q6 n' w9 p
4 H7 ^5 a& d* T" P
. T, @9 P3 b! l    說到layout心理的話~~~尤其最後一項, re-layout 一次還好,有些RD 改了又改, 從A版改到K版了~~老闆還是讓他tapeout
作者: liu.leon    時間: 2012-4-17 01:37 PM
回復 7# jauylmz . G. C2 R) t2 m' Y, b5 L7 H% \
& K6 m. Z6 a8 f# a: V; K

/ Z! {' Q% w- T+ f8 i6 e    +1
作者: bizer178    時間: 2015-2-26 01:20 PM
PLACMENT0 ^" D# I3 W1 k0 w
如果不是笨蛋工程師在設計電路圖,PLACMENT一定是花時間最多的
! k3 ]7 S- J# [5 M/ r8 C- j2 @如果是的話
) d  v% ~. ]8 g* ~$ m3 k" E8 ARelayout一定是最多時間的
作者: CSPS60408    時間: 2015-4-7 09:16 PM
每次元件都讓我想很久 要怎麼畫阿...大家用的ˊ都不一樣
作者: engineer    時間: 2015-4-9 05:59 AM
有些人認為好的 design 可以彌補 layout 上的失誤，可是有很多 design 模擬 ok 的電路，最後卻以失敗或良率不佳告終，這是怎麼回事？
作者: h22823245    時間: 2015-7-14 09:49 PM
DESIGN CHAGE 眞的是最大噩夢
作者: alan0520    時間: 2015-8-5 10:56 AM
The wholechip floorplan is very important before you start the layout.
8 b0 e- K3 U+ a. f8 SThen the position of output pin are fixed for each sub block,and the line drawing will be smooth.% p6 @1 H. ^- f' F# B6 C0 H; a9 _
Finally,the drc & lvs could be so easy to do .
" R- X: K5 n% |* U; _But the floorplan must be verified by designer.The thing of re-layout almost have not be happened.
作者: seulambbb    時間: 2016-4-25 01:32 PM
floorplan+溝通應該是最麻煩的  9 w' @( v% W# I8 D" X* }* |
但這項做好其他的就輕鬆多了~2 v6 \! _. w6 H- [
除了re layout.....
作者: 鄒佳佑@FB    時間: 2016-7-6 01:51 PM
繼續努力，互相打氣一下吧，畢竟工作就是會有很多變化
作者: iamman307    時間: 2022-8-30 09:57 AM
參考各位先進的意見受益良多,謝謝各位



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