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標題: 你最想瞭解IC LAYOUT哪些方面的知識? [打印本頁]
作者: chip123    時間: 2006-12-8 12:57 AM
標題: 你最想瞭解IC LAYOUT哪些方面的知識?
這是IC LAYOUT的知識盤點？大家都關心IC LAYOUT的哪些知識？
作者: bboaa    時間: 2006-12-19 05:45 PM
有點籠統,可以在後面加上詳細說明嗎?
作者: f888888x    時間: 2006-12-29 03:35 PM
:
& r, U% }( W- }2 g* e9 j; e) `        建立扎實的技術吧!!
0 {: b" e8 _4 v        提供兩個網站有很多資料!!
6 L8 ?3 b" H: R9 E1 K: v6 ~        9 d  j* A1 n# F# r
http://www.opencores.org/
7 n, J" F3 D; @' G6 M; Mhttp://www.veripool.com/cadlist.html
# o; F" ?/ K7 ?9 H
0 J2 @  U  q0 y2 [3 d: K: x# E    找些主題大家來討論?!
作者: masonchung    時間: 2007-1-18 12:19 AM
這些免費的EDA有人用過嗎2 @1 E( L0 |' b8 a. ]. ~3 N# ^: @
聽說真正先進製程的公司
0 ?( H' j, I, s3 ?4 V3 v6 q或是做CPU的大公司
) \! b  t4 Z# y% N8 h, G7 H都有自行開發相對映製程的EDA軟體喔
作者: sjhor    時間: 2007-3-26 10:47 AM
我是屬於技術人員  所以喜歡看揖謝技術性的文章2 i+ U! Y1 X: q, o! Z
像類比IC  有許多的 layout 技巧
/ t; t( f) E  V大部分都是  發生問題之後  才有解的( |0 M) X2 K+ |! a
只不過  這一部分  只不過分想者並不多
作者: woo240    時間: 2007-7-30 06:08 PM
我現在還在初學階段/ V3 j6 m' O/ U
想了解的是比較詳細的佈局規則跟內容, U; n! e1 P, V
例如：要以什麼來畫電阻會比較好？電阻值要如何電算？跟邊界有何關係……這類的
作者: spawn0824    時間: 2007-7-31 11:40 AM
想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.
作者: superfool    時間: 2007-8-17 11:38 AM
我是個新手，想了解一些關于layout的布局擺放，以及具體需要注意的問題- y( R! z+ p8 l# i/ q6 E
希望能和大家一起進步
作者: moneling    時間: 2007-9-5 12:33 PM
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應
0 Z! T* U: L" p- d+ j6 @( L電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
作者: jiming    時間: 2007-9-5 06:33 PM
這個版 從 主題：帖數= 132：1308 的比率來看，如果真要對大家都有所幫助的話（除了好康相報之外），討論區是否到了該有所調整的時候?!3 _: w# v) J, @& Z9 j/ ~
. X$ y$ C$ s/ T5 G0 M! D0 D1 {
先前有先進建議區分成：Fully Layout + APR + Physical Verification (整個  Backend)
1 V* W* i4 i$ [也有友站區分成：- c, l- i6 f' A; w+ {8 g
& e; ~/ f. }& F8 ~& z# `5 p
Circuit & Simulation
% H8 V$ J' ^) W* a/ k5 r3 F6 E+ [. eCircuit architecture / Composer / Simulation / Analysis & others related to circuit design
  q5 }% L, g5 d7 M+ C& h! B  P$ W) k. P. m( i
Layout & Verification
, C  J4 T6 J! ^' S* |6 q  b& iLayout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related
  T3 o( H& p' A. u$ M
( I, C9 L% J6 p: @3 z5 O( DLanguage & Programming9 y& w% V$ z4 Y2 P
VHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.- B4 U/ e6 Z+ J
3 J0 ~- V: N7 z) K
General Topics
% C0 y- c" v8 h  t. h) d* X) KRoadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.# w0 S7 L9 c7 J/ B3 Q8 Z& s4 A, b
, N$ N& b: _( R) t
長知識靠大家！大家以為如何？
作者: 君婷    時間: 2007-9-10 05:06 AM
對初學者的我來說，calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
3 u" m6 O( o  a' K+ j% y像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。
  \8 h6 B8 S7 u& D) N小妹希望能徹底了解除錯訊息 所要表達的意思!
& f5 g2 I6 y# g) d- l4 j6 U而像drc的command file裡有說明了所有的各層材質間的設計規則 ，如間距、寬度 等等!- J% P  t: ]/ d' ]1 `" O" k! A: ^* O) V
如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!7 \2 o2 ]* v+ {6 A1 u. t3 b. ^
但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!
" a4 K! f, \6 |; w" J- V小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^
# J4 {8 E( x+ C. h/ y; ~7 R( v相信能讓初學者除錯能力升上許多  是吧^^
作者: endonelee    時間: 2007-9-10 01:41 PM
原帖由 君婷 於 2007-9-10 05:06 AM 發表 & d" v3 O6 e. h! t4 {
對初學者的我來說，calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
8 H. ^3 W/ E6 z9 }3 q像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...

2 B- n" i4 _3 |# Z; o
: R  {5 K1 y, Z6 b關於DRC的錯誤，說真的不應該以cmd file 的為準，應該是以fab的TLR(topological layout rule)為準5 F" J& `6 S& L3 z/ X7 y- R$ H
因為那是正式的文件，cmd  file 正常來說應該是要可以將錯誤完全找來，但是cmd的寫法因人而異，
9 N/ r4 I4 x6 `+ g) Q( h, M" Y8 L所以有時會有誤判的時候，由cmd 去找rule這好像反過來了。( {  u& c7 Q3 c! D

6 @( H% K1 y  Y* {) _建議應該是先找文件，邊畫邊查，或是看完了再畫，這個看每個人的習慣。
7 E' X) a) R$ A$ _4 B/ p* M; M" I  I% c; e) ?) A
LVS的部份這個比較難說明，很多是經驗找出來的，所以下面的說明看不懂的話請多包含(個人表達能力不太好)
2 N+ h, g$ v& M  Y: \) b2 L3 V. y: }1 \4 d" v( B* @
LAYOUT 8 r8 f6 {4 R, u6 x; V' }( ?
最TOP的cell打的text，跟相對應的metal接觸到之後算成一個port點；對應於netlist 最top cell的pin點
) e& o! N' O) B$ dex:4 u, v7 [1 b1 `2 n+ y3 L

& S# q8 p) Z2 ]" s" N3 n6 Q3 Wlayout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock: y. J# b0 X. Y
在netlist 的top cell看到的
- w& Q0 c! E# D8 K.subckt topcell A B C VDD VSS clock, N* N3 e; ~- `. x- p
: L% D) \. I$ M6 m
以上應該相符合! c# u) l# d# w4 R

. u; D/ {$ B8 G1 ?; V% _- r0 X7 x如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist
5 m! n: z  e5 W: C6 x3 f===========================================
# h% I$ i3 T7 b( k9 x, Aport對了後先解short問題，vdd&vss有short這就不用玩了
2 t1 |  ?. S9 f- s這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@2 Z4 W8 J2 l7 K0 V- F" Q

& z8 x4 A) w% A$ f7 [: t; n* }. x再者看有沒有soft connect
- |/ c$ K7 k/ g7 v" T- q1 L這個部份在有多組電源名稱時會發生5 k; @& c, k$ k: ?+ C) u
ex : DVDD DVSS for 數位
) R7 p5 H! e# _# j      AVDD AVSS for 類比2 H7 C7 I( a$ m0 h. }+ z
      VDD33 VSS33 for IO ring使用
* X' m, X; F$ d" u1 H5 v! P4 E9 a) C, _' X
正常gnd在sub 實際上都是接在一起的，但是在這個情形下會產生在底層short的情形
$ d3 _8 Q1 e; e1 Y2 a現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊，以利LVS的進行。
" [7 X+ Q5 `  z6 W: v7 \" l) A6 H1 \==================================================) ~5 }: |" q+ u& o6 _
其他一些比較平常的狀況0 m3 ]( D+ m7 S' Q% A/ i* o
layout 上2條net對上 netlist上面的1條net# {' S6 Q' M! q4 h5 ]: o$ b
===>通常是open掉了6 o# n5 W9 Q" R3 {$ H
layout 上一條net對上 netlist上的2條net
9 Y- D- C, B$ I6 {: `0 _& T===>應該是short到了4 a2 i3 K5 a7 U( [7 N3 a

5 O! O' B5 M3 X2對2 互換的線
; `- Q5 g. x; l& z) v0 O2 g你應該是接錯了，換回來吧，不然就是一種情形gate的設定是不是有change到
- Z7 n* z. x4 E: u, f7 W. _" E這個是在串連時常會發生，雖然function可能是相同的，但是還是換回來比較好。1 {+ b3 h" p1 L" \8 ^
這個好像在cmd 有選項可以調整的" n+ R% q" l2 Y1 ~3 @: K( P$ P4 a
==================================================
. r& D* J) ^4 P; N" N; E* }有時候看看文字的report上面會有很多訊息的，但是不知為啥很多人不喜歡去看....?_?2 e6 L; Q6 f8 ^# N
是覺得煩還是看不懂?5 P% S/ n5 b' {* L3 @- N
像一個nand2 看是認出來為一組p並連，n串連...有可能是沒吃到power或是gnd，
$ v- i  w3 U+ x因為基本的閘應該都會被找出來呈現的，像nand2, nor2, Inv, 這些。/ c6 r2 R( G0 {. a# M& r
==================================================
* C5 r$ N8 |# o: l1 j1 Y2 y% N
; D6 B- b) ^3 ^/ H0 c& s個人在工作上是用calibre的，上面僅供大家參考....LVS的除錯有時用說的真的不容易表達
# x5 ~* ^' f2 u$ E9 E- p希望對大家有的助益。
作者: 君婷    時間: 2007-9-10 06:49 PM
很高興有使用calibre的人回答經驗!. v2 D" M. l; I0 V$ Z
小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來，然後發現drc、lvs 好像都是根據command file撰寫出來的規則，所以才想要了解command file內容來得知設計規則，就不用像剛開始一直利用除錯來辛苦得知最小rule 。
. D; e: u$ ~! `0 o2 ]+ ]
; |* B9 f) h+ \/ O4 v" V但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...; R2 |% i; N: f9 b, Z% R- s
還有command file好像各EDA  軟體的  撰寫語法似乎不同，所以並沒作者為它出書 讓大家看的懂9 [/ p' B7 {7 x. A5 R3 P
command file內容吧 ?  _9 a% A! }' |4 }+ E) P  I( }
我只知 自強基金會 的ic佈局課程中有教，但真的都沒出書或網路有詳細教學的嗎^^: m5 l. ]1 }& L4 t5 l: j
目前暫時還沒找到呢!- ~7 I8 O$ S3 m3 I+ ~0 q7 w
這是小妹目前的疑惑，相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
作者: endonelee    時間: 2007-9-11 11:53 AM
TLR...跟cic應該要得到吧，要不到就很其怪了，沒這個正常不能去layout的。+ i+ [& D3 e( w: B
這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。$ I7 y& a2 [: {! g1 s: ?7 Z

" q* g: ]+ @- Q( n7 D! |8 U各種EDA的cmd 寫法是有些不同，但是很多部份是用羅輯運算的，其實看起來是不會差太多，
: E, X" l& B8 G+ \! w只是一些指令的不同。5 h+ `( j& n, n! w% C
7 E" b2 i6 ^% t9 n2 H" t3 ]
這個部份真的沒看過有書@@，因為每個製程不全然相同，而指令的部份通常有說明書...
* o; ~) n# R7 }" i/ c# @; g所以這個部份主要是查指令的工具書看他的寫法吧。
作者: Winters    時間: 2007-12-19 07:14 PM
小弟我比較希望知道的是未來發展的前景吧，畢竟努力去學習的東西/ v  W0 n' W  D; v! R1 R
在未來竟然會被拋棄，那倒不如不要學。; [2 E) V; y5 o: m, ?
因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業5 v, m* h0 o+ w0 v5 k8 b
找不到工作該怎麼辦，即使技術非常好，但是市場需求已經達到飽和值。
# u7 m/ X, z$ d# T那不就是拼命唸電機卻換來了失業嗎，只不過目前有關LAYOUT的未來似乎討論的並不多。
作者: yhchang    時間: 2008-2-5 08:20 PM
我作為一個RD 最想了解的是
: A% y* I# U1 V- [4 Q. oLAYOUT在畫不同類型的電路時
5 C$ J( V6 V% J佈局的方法是否會有所不同?8 W8 t6 |3 I* X2 {4 E4 f2 s5 N
) M7 k+ q1 w) A% ~. ?3 I
還有LAYOUT為什麼可以一眼看穿這個電路的連接方式
, n8 x, ^1 B; E4 a) @, z/ R但是我們這些很少看LAYOUT的RD 就會被一大堆顏色
, a% z* \+ M! U) h, Z給迷惑住.
作者: ynru12    時間: 2008-3-25 09:47 AM
希望可以學到layout上的技術~3 h. l0 u; e' ^
像看到一個電路，就可以快速看得出來最後大概的圖形架構!!
作者: yhchang    時間: 2008-7-17 07:51 AM
我想除了可以很快看懂 LAYOUT之外
: v% y% ?1 o9 V# ~, U還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
作者: semico_ljj    時間: 2008-12-4 08:58 PM
有人教有好项目，学的才是最快！
作者: 592gigi    時間: 2008-12-30 01:29 PM
哪个方面都想要了解。。。我发现我什么都不懂。
作者: meteor523    時間: 2009-4-28 04:42 PM
我layout的速度還是很慢0.0
3 I; I4 k- R3 ]8 @5 b: W, K3 j希望能知道更多比較快的方法
作者: kevinpu    時間: 2009-9-3 09:14 AM
我想知道ㄧ些tools的使用技巧和方法  l8 f8 x$ ~/ `* O( i/ D
因為每ㄧ家公司的要求和做法都不ㄧ樣
作者: fish1121    時間: 2009-12-17 12:54 PM
還在學習製程的資訊
$ ~% P7 B# k2 ^6 z& Q$ Vic layout是艱深的領域阿
作者: liu.leon    時間: 2012-4-17 10:07 AM
回復 11# 君婷
作者: liu.leon    時間: 2012-4-17 10:08 AM
OOXX.......................................
作者: alden2262001    時間: 2014-9-22 10:23 PM
哪个方面都想要了解。。。我发现我什么都不懂。++++1
作者: 188    時間: 2020-8-13 10:54 PM
還在學習製程的資訊
* q2 W1 K& L5 f0 y2 U/ cic layout是艱深的領域阿



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