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標題:
為何視同一條timing path
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作者:
jerryyao
時間:
2008-9-18 07:40 PM
標題:
為何視同一條timing path
Dear sir,
+ o! M3 z' C# S8 E. N* O. t
請看圖，所有的記憶體都是同步的，所以我基本上認為因該有兩條timing path，
! n& I9 P- \" m& m- p
第一條 ： clock -> 同步SRAM -> 同步ROM的data input
/ z& ^7 E1 t9 {8 ~( k, i
第二條 : clock -> 同步ROM -> FlipFlop的data input
0 Y, N2 Z2 e- H3 Y0 `7 u3 D
但在FPGA與CMOS下做STA時都是只有一條PATH：從clock直接到FlipFlop的data input，途中把同步ROM當成組合邏輯元件似的，將他的delay值加到這調路徑，好奇怪喔，都是同步零件阿。
) D5 }. K8 l' l: g6 V* X
想要將ROM設成false_path要不好設，請問該如何做？
9 R D+ c! o/ w# T8 T$ ]
謝謝。
作者:
sieg70
時間:
2008-9-22 10:46 AM
一般ROM是用LUT一類查表的電路來實現, 所以在看timing path時會由sync SRAM直接看到FlipFlop,
$ S( R% Y7 i% W, @: e. t
至於你電路的sync ROM(?) 可能是ROM加上register input/output, 這東西很可能在合成時跟上/下游
b P0 `; s: b( Q" Y
合併, 建議你仔細看一看你的log檔, 或是technology view, 看是否有作化簡的動作
" z' n3 C p5 f$ {" l- c( h
4 y# I" a; S. E0 R& v7 \* k5 s7 m
還是你方便將這段code post上來給大家合成玩看看?
作者:
masonchung
時間:
2008-9-22 10:33 PM
ROM / RAM 是 DC 可以合成出來的嗎 ?
, d' K7 Y& \% J
除了 Register File 應該都不行吧
+ V$ U0 i. a1 G' ^
( d) H# A9 ?; l9 O- P( C0 T1 V
[
本帖最後由 masonchung 於 2008-9-22 10:34 PM 編輯
]
作者:
jerryyao
時間:
2008-9-23 09:42 AM
For sieg70 :
* A) g4 L) J) b4 q5 }
您指的是在FPGA下吧，您的解釋我認為可能性很大，不知是否有方法要FPGA tool用memory cell來做ROM?不要用LUT。但在CMOS下就解釋不通了。
! o* p& A a2 o2 ^/ k
此外我也會去看log檔, 或是technology view，謝謝。
1 ~' K5 P0 F F3 L* M$ P- H1 B% g
+ [: Q b5 C& N* A
For masonchung :
% J: J$ _0 V( H2 z* Z% X# c5 z$ b9 B( |
ROM / RAM在CMOS下都是用memory compiler產生的，所以是hardmarco。
- C8 W; o8 r; I- k6 K8 J
ROM / RAM在FPGA下都是用FPGA tool產生的。 謝謝。
! L: p( ]9 i1 E' X9 l$ t7 R& U2 T
2 l$ Y6 s; ]! e7 m2 d: ^* S
[
本帖最後由 jerryyao 於 2008-9-23 09:50 AM 編輯
]
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