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標題:
請問latchup的正確講法
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作者:
tommy01
時間:
2008-3-19 11:59 PM
標題:
請問latchup的正確講法
latchup是因為靠近Rnwell電阻大,所以VB1<VE1=VDD所以第一及的BJT導通,所以產生射極電流,然後產生集極電流,集極電流流到Rsub(大電阻),所以端電壓升高也就是第二級的base端,所以第二級的bjt導通,所以產生第二級的Ic電流,所以IB1的電流變大,導致IE1也變大,如此一直循環導致電流越來越大,把晶片燒毀 不知道這樣說對不對,但書上說是VDD跟GND短路是捨麼意思?不是只是因為電流太大的緣故嗎?
+ y4 l w3 ]9 Z9 Y
請知道的大大回答我 謝謝
作者:
y2kperfect
時間:
2008-3-20 08:22 AM
hi~
7 W7 P. z" ~! s* d5 R$ f) y
電流太大,形同短路
3 U9 g* U: @6 n( H
所以直接說VDD與GND SHORT
作者:
yhchang
時間:
2008-3-20 08:28 AM
我對這問題的理解如下:
) n7 F3 n7 O) M" [2 H; ?* i
# X1 y/ q! ?) P
1.
P) o, I" w" U4 `# D8 N: z
CMOS製程 我們做出來的電路 如果正常工作 電流應該是會在 substrate 基底的表面流動.....
, A0 C) p$ E M, I' y1 _ q2 m
比方一個 反相器 如果正常工作時 不是PMOS開 NMOS關 就是NMOS開 PMOS關
& W: E, H7 N# Y8 s$ m% X( D
如果哪天 NMOS PMOS 都開, 那這個反相器 就無法正常工作了 (已經沒有反相的效果)
, H- Z) M- M% j" }! {& |
輸出 OUT 那一點 PMOS NMOS的電流在 Fighting. 此時 電流正是從 VDD流到 VSS去...
+ O2 k& Q- D, {0 U/ j
2 J/ n" E- L6 [: p8 h/ A9 u; o7 ^
2. 我原本預期電流只會在基底的表面流動.
" ?5 r1 h, t4 J: Y/ V& N* E$ a
但只要LATCH-UP現象一發生 電流卻會在 基底 底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑)
9 e( M' d Q* Q1 R( g
(這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...)
9 N2 b9 u- j3 A& v7 b. o% f% A6 K
其他就麻煩您自己看教科書 SCR電路 等效於 CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應 只要發生 Chip就會死得不明不白...
* z! z" i! W8 P! f1 u/ _
教科書上通常會寫 降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應,
# |) B ~3 E0 A# ~: _' y
Layout上常見的作法就是每隔一段距離就要打 contact上去
- ?5 Y# {& w) @, G' s% ~
主旨就是在降低 Rwell電阻.
: I5 ~4 e; t7 g
不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.
$ S/ q- H6 M; {7 z7 N- o$ V
+ n, d5 A+ X4 n/ `' v8 Q
如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.
. n* B2 `* o3 F# J
% \5 d* G5 ~) V8 ^
[
本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯
]
作者:
ryan1
時間:
2008-3-20 10:07 AM
請問一下什麼是SCR呢?
8 W4 H2 M* u& U0 ]; W
**因為要防latch up 就高壓與低壓隔開.ESD的PMOS 與NMOS隔開.
作者:
y2kperfect
時間:
2008-3-20 01:09 PM
SCR:矽控整流子
) L, _# o& i! T6 ^; H1 K
其實就像BJT,只是它用來做開關而已
6 |) l' K/ h L) `% I2 A' g
但其結構是為PNPN,啟動後就永久開啟,需OPEN才會停止
- A0 U' `. ]) g' n
典型的SCR開啟時間是1us左右,關閉時間約5~30us
作者:
minxia.lee
時間:
2008-3-21 12:00 PM
这几天老听到说片子LATCH-UP了，但是我从书上看到的，这种现象只在PMOS NMOS之间容易发生，若单种MOS管在一个地方的话就不会发生，是吗？对于这个问题我一直不是很理解，请各位指教指教~
作者:
ryan1
時間:
2008-3-25 10:23 AM
標題:
回復 5# 的帖子
Thanks for your answer.
2 F3 j6 t8 \) {% |$ Q/ R% p
Thanks for your answer.
8 A" R. P) [+ d
Thanks for your answer.
作者:
yhchang
時間:
2008-3-27 10:45 PM
標題:
回復 6# 的帖子
我的理解是 如果 PMOS 與NMOS 距離夠遠 中間又有 Guard ring 圍住的話
) j! J, a! J0 y8 K
那麼substrate底下所構成的等效電路 就不是 SCR電路
Z9 @# g7 g& \! _7 _
而是單獨的 PMOS 或 單獨的NMOS
作者:
betterliu
時間:
2008-3-30 08:43 PM
接樓上：
( Z1 Z! T& s0 g3 q7 D
其實我也一直在想，經常說的latch-up都是PMOS和NMOS之間的，但是好像聽説異電位的NWell之間
更容易
發生。
/ S+ E4 M; ]5 o6 |6 a- W9 W
還有一個問題是，如果NMOS的一個端接的是VDD要注意什麽，是不是要注意ERC會引起擊穿還是什麽啊？
作者:
arthur03226
時間:
2008-5-21 01:16 PM
原帖由
tommy01
於 2008-3-19 11:59 PM 發表
. O0 Q4 Q5 K) Z9 D Y4 p+ X6 t
latchup是因為靠近Rnwell電阻大,所以VB1
; _- D2 l- H" n( l
' N* O- d1 E: c9 }) \: n; x+ j
$ W/ ^* ?& N9 C& g
latch up一但發生，最後的結果不是gate被打穿就是juntion punch through或是metal燒毀。
+ I3 q9 X% m7 o. I- C$ c! K- w
除了最後一項原因，其他會導致vdd gnd short所以書上講的也沒錯。
. W; O6 B* l$ l3 \ X$ H
只是他只講出結果而已。
作者:
Liwayi
時間:
2010-12-9 09:25 PM
蟹蟹大大分享
- a. V1 ?# ^% s
受益良多
作者:
a5416148
時間:
2017-2-9 04:24 PM
謝謝講解
f: n( V. _6 _% t* x" O% s- }
早一點看到就不會懊惱就麼久了
作者:
woga668
時間:
2021-3-16 12:57 PM
謝謝大大無私分享
8 q( G2 r) |+ e0 N3 u# q" O
受益良多感恩大德
作者:
CrisWu0966
時間:
2021-6-3 11:37 PM
謝謝大大無私分享
7 Y- i) z9 y( p5 P1 f" F7 N
受益良多感恩大德
作者:
huangleelung
時間:
2021-6-28 10:13 AM
CMOS剖面圖畫出來，寄生BJT跟R標示出來，解釋一下寄生電路的動作原理
作者:
szona44250
時間:
2021-8-23 05:03 PM
感謝大大講解
3 M8 U: L# h {& @* h: [
非常謝謝
作者:
nyy34345
時間:
2021-8-25 09:19 AM
& o0 q, v& l: s% M! V
Thanks for your answer.
$ g+ C4 n8 y3 z4 {( I+ y' O1 V6 M
Thanks for your answer.
; H9 ^* @/ O3 O# Z# ?
Thanks for your answer.
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