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標題:
tsmc 0.18 BCD process 認不到 w/o salicide電阻
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作者:
weilun_1016
時間:
2023-10-6 12:00 AM
標題:
tsmc 0.18 BCD process 認不到 w/o salicide電阻
本帖最後由 weilun_1016 於 2023-10-6 12:29 AM 編輯
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各位前輩好
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小弟最近在畫layout碰到一個問題，遲遲無法解決，因此想上來詢問各位前輩的意見
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" D/ h" K3 J; [6 e# ]
小弟用的製程是 TSMC 0.18UM CMOS HV MIXED SIGNAL BASED BCD GEN2 SALICIDE
# I: Z+ M9 {. g" I5 Q" f# Q! E
$ Y8 b% @( |" V
在畫layout時有使用到 P+ Poly resistor w/o Silicide的電阻，而且都是直接用tsmc他們的PCELL
1 i, I6 y4 J3 G6 E3 c! J% d7 y
1 y4 c+ X% [) W
但跑LVS時，layout轉出來的netlist檔卻沒有這個電阻，所以一直有missing instance的情況
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1 S8 ^8 Y% P( [& F" ~1 b
$ h! `" B+ G6 q' S& ?' | B
以下有幾點我有先確認過，因此才推測是不是layout認不到w/o Silicide類型的電阻:
: L( ]9 r7 N3 [: W
/ F" e1 {0 b$ ^% f! D! ~9 L+ b, P
1.用w/o Silicide的電阻時，跑LVS時，layout端會有missing instance的情況；一旦改成w/i Silicide的電阻時，LVS即可通過→排除接線問題
( V7 I1 H4 c0 h/ H- j
% n( i9 {2 ^, d" ~& X4 L0 m
2.在layout中將所有PCELL內所有w/o Silicide的電阻叫出來，跑LVS時，layout端都不會有Unmatched的元件
1 ~8 A3 b- K! | E7 n% R7 k
) M* O: X* d; R' U, Q$ | D
我也有去看LVS Rule的檔案，知道這兩種電阻只差在有沒有RPO Layer (Non-salicide OD Area Definition)，也確認PCELL內都包含了應該有的Layer
* Q7 P+ S$ v. B9 J D+ B* | P
* O+ `$ s4 C' s: s2 y
+ S, J' o3 X! W& _
. ~* f. I N3 V0 H2 t( w0 V( G
若是自己按照LVS Rule定義的layer去畫電阻，就會變成在還沒覆蓋RPO Layer時，layout認的到它是w/i Silicide的電阻[PS]，
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1 z. _2 A( s" E+ s7 a
一旦在原有w/i Silicide的電阻覆蓋RPO Layer，就missing instance了。
+ J6 }1 A! q$ S8 F5 z7 P |+ I
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請各位有經驗的前輩能提點一下小弟，要怎麼解決這個問題，已經被困了好幾天了
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