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標題:
VHDL Compiler 問題
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作者:
omp61205
時間:
2012-3-10 03:16 PM
標題:
VHDL Compiler 問題
這是我從網路上找到的鬧鐘程式
B+ Q8 x) \5 o6 C; V" F
但Compiler一直不會過
8 s! t( V# {; u c8 b1 h
會出現Process clocking is too complex的錯誤
6 j& w3 V$ s2 G' {
請問是為什麼呢?? 謝謝
; b! N0 V9 Y+ U' f \: T, ]) y
# v# R: j9 h5 n3 d: s: t' I) a
LIBRARY ieee;
' q9 {* C6 @ T4 u" \
USE ieee.std_logic_1164.all;
2 q5 c, N4 j! |) G( b
( `; H q" p/ D. J$ q* p5 V
1 A. Z/ E Z3 Q) ]( C
entity scalarmtime is
' Q# a1 Z& Q5 u; f' B. |0 K$ ]
port(set_alarm,set_sc,set_min,set_hour : in std_logic;
5 L, P$ w3 M( ] s4 C6 \1 I
sc_data : out integer range 0 to 59;
3 O1 s7 |4 S4 E5 X9 p) `8 w
);
( n& C2 p9 H- p2 ]$ a
end scalarmtime;
4 A6 ^( G. X, m
4 j0 ~2 N& r- x! E( j R- @
% m7 s1 }; V7 i2 E( e, d
architecture one of scalarmtime is
, M: U- v! O/ G5 l4 l
begin
# M1 |3 l4 U. Q; |
process(set_sc)
- r) A2 Y( K/ }; H; d7 |, s
variable set_sc_data :integer range 0 to 59;
+ K! J4 {8 _) z* o5 R, e5 _
begin
8 K% ^$ y5 t# ?& }( J
if(set_alarm = '1') then
8 [) w0 w3 U! ^ B8 Y: S- I/ u
if(set_sc'event and set_sc='1') then
- K3 J" C/ ?& H4 j
if(set_sc_data = 59)then
+ I# a, m+ h) n2 T+ o* {
set_sc_data:= 0;
1 \, s, M/ A3 Y+ r! g
else
/ q2 ]# A5 F& I. T- E
set_sc_data := set_sc_data + 1;
1 \* G1 v1 ^; \. W9 R* C
end if;
$ D w4 [7 R. P) Y( {; d" Y
end if;
) b. }) N% ~+ n6 H7 c2 r6 E
end if;
: I9 P# z1 o5 N. I0 p
sc_data <= set_sc_data;
) V. a" u* S E1 j. R' l
end process;
1 S# Z7 X) V# x" _
end one;
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