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標題:
90nm SAR ADC leakage issue
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作者:
pennyddt
時間:
2010-7-9 01:56 PM
標題:
90nm SAR ADC leakage issue
本帖最後由 pennyddt 於 2010-7-9 02:00 PM 編輯
9 t- d N0 ] Y& e9 j* e7 H
x( I3 d/ C4 Q# r8 J# `) G
小弟第一次發文如有觸版規，請版大移除謝謝～～另沒有混模設計的版，故在此版發文^^
( B9 i7 o8 e' Q; C- n" ?
) E3 i/ v6 J# X
因沒有90nm的設計經驗想請問各位前輩，而目前規劃需要low power且在stand by下的時間長
) C8 \4 i+ b% M1 Z
那些電路需要針對leakage的問題去做改善呢？
+ u! h* d) L) A% O# ~5 \3 j
另有改善對策嗎？(如有相關paper可以study，麻煩告訴我paper篇名即可)
9 G* Q# ~( F1 p* ~/ I; K V1 D
+ x) V D1 b' m
( j" Y3 V7 B s# r0 I% E
/ z9 p6 @; q* R* n2 Y( n, t) H$ N
目前想使用的架構：single end charge redistribution SAR
+ D2 E, l% F! j4 o( e4 Q3 U- h6 i
- v' f7 Y* r0 K( f
架構電路：
4 E# U* ]4 x, @; q9 a; e t
1.比較器
5 f( K% S) b: u8 E7 `6 w9 v
2.SA暫存器
$ J3 e9 j% x6 x9 ]; s+ ]
3.sample&hold
9 F' d6 |1 j7 ~' g; J
4.charge redistribution DAC(switch capacitive電路)
; q- u$ H! |5 v- A. v
" A, I; Z9 U% d' r# j
ADC規格：16KS/s以下,10bit以下,約1V電壓
* L8 a4 ^0 \: ~9 t
/ x, l" s4 Z5 e. O8 {
: p$ G [& A m" Y) t* D; S+ M1 i9 O6 p
謝謝大家耐心觀文 ！！任何想法歡迎發文討論喔～～^^
作者:
jameson2
時間:
2010-8-2 02:32 PM
可以參考IEEE之"A 65-fJ Conversion-Step 0.9-v 200-kS s Rail-to-Rail 8-bit Succexxive Approximation ADC" 架構跟你所要求的大致是相同的^^..，小弟之前也是做0.9V-10bit的SAR，在leakage的部分比較注意的是register的部分，尤其是長時間stand by，static Leakage,static Power 都要注意(修改放電路徑)，比較器的部分則是注意Charge jection，小弟的一些想法和經驗，希望對您有幫助囉~~
作者:
pennyddt
時間:
2010-8-3 09:24 PM
jameson2大～～謝謝你的分享！！我再study一下該份paper ^^
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