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標題: 除頻電路一問~ [打印本頁]
作者: gogojesse    時間: 2009-11-28 01:51 AM
標題: 除頻電路一問~
最近嘗試使用CPLD去解決一些Chip訊號不良的問題
7 H) s  ?& ~) M$ s0 }( Q: |3 f想請教各位先進
4 ?3 o  J3 K/ S如果想接受一個訊號良好的外部震盪器訊號當作input clock，例如1GHz
: s6 p2 l/ `; G% K有可能做到一位小數的除頻嗎?2 ^' s/ B0 r  x" e1 g. g2 L6 M, `8 h
目標是 output clock 做到 1G/1.1...1G/1.2...1G/1.3...1G/1.4 以此類推的輸出
9 X/ b9 {0 D4 O! i, o
* z- `: C+ O  T/ E7 T$ O# L請問以上的難度有多高? 通常會遇到哪些難解的問題? 例如 Jitter 過高或是duty cycle無法成為1:1等等問題。還是說需要類比電路的加持才有可能?
6 S: H  i& t, O2 W2 C! j* c$ s5 s6 }) c6 l4 c& ]- ~& m
以上，先謝謝大家~
作者: tommywgt    時間: 2009-11-28 08:14 PM
分數的除頻器目前多以類似展頻(跳頻)的做法, 相關文獻可以在不少的論文找到.% P. `8 j8 }+ Q. n5 k
在jitter的表現上, 如果以1G的clock直接實現的話, 所造成的peak-peak jitter最差狀況為1ns + p-p jitter from clock source
+ ^8 Y& B- D& gRMS jitter 理論上可以控制的非常小
, t" b' N( u# h, l0 s: b) i' _- {+ V
你的要求目前在CPLD上是做不到的, 在我實做的經驗上有的FPGA是可以達成
作者: gogojesse    時間: 2009-12-1 12:51 AM
本帖最後由 gogojesse 於 2009-12-1 12:52 AM 編輯 - l) A# x" v1 [4 _
6 K- u0 O( \4 m" ?  X
回復 2# tommywgt 9 W# k* k, O4 C; a5 q$ R, D$ @
9 x2 S) U3 C. r1 @2 b$ ]+ e* @
謝謝Tommy大的回覆
" m9 g" K# R6 j( P找了一下論文
2 f* I+ K# |- A看起來p-p jitter 大部分可以控制在50ps以內
* F5 i; V. l" x! P! v3 i/ Z; yRMS Jitter似乎更小: G: A( t& B# l% l7 x  X8 s! n
假如input clock拉到2G用跳頻的話" L- d7 Y0 l. M1 _& l) o$ M
表示最差的狀況也是會接近0.5 ns嗎? (因為可能會剛好直接跳掉了一個clock?)& R  z0 k/ W8 a1 C+ b

/ ^7 i; o* E1 }% ~& T我需要的output clock最快大概到150Mhz
6 r+ e' O. R' f/ b所以一個tick大概6~7ns
- c- `. c& r* i1 {* o; ]一個pulse大概是3~4 ns
! H" z, Z, p$ M' x若是p-p jitter到0.5~1 ns可能會影響很大2 f7 {+ R) ]3 B& O4 e, P
降到0.1ns(100ps)的話大概就有可能夠用...
5 s8 o7 u$ d+ T8 E
# F) W. G! G; ?% `& F1 J0 s另外，不是很懂大大提到
- p* F& U: Q' r; U/ K! I; U* d1 ], wFPGA可以達到但是CPLD為何做不到的原因
: B. u5 W6 \' {, ~. k$ |理論上我用跳頻的話$ p1 {/ Z0 D7 B7 V% }+ a# R
假如CPLD速度上也可以接受2G
: o9 F) y% N; ?. k$ q是不是可以直接用算clock tick的方式去展頻出output clock?
作者: tommywgt    時間: 2009-12-2 10:31 AM
目前並沒有可以接受2G的CPLD/FPGA (CPLD要接>200MHz就已經是很不容易了)5 `- g" D6 \  E) \
如果只要一個輸出最高為150M的clock source的話,
  S: ?; z3 ^, P/ M9 c4 f% H你可以使用FPGA內部的PLL, 因為FPGA內部的PLL很難config, 所以需要點小技巧4 J% F5 l( e) V+ ^( }5 W; C2 H
另外, 使用現成的PLL IC也是個好主意.. o# g5 w+ v$ f% J" G% f2 O; J) m

$ F, w1 E# x( `& _; k3 p如果你希望在板上的jitter控制在100ps以內的話, 你的電路, PCB佈局都要做的非常好才行
% {/ q# }- N$ v9 k9 U不然的話, 就算是IC本身宣稱可以達到0ps也是徒然
作者: gogojesse    時間: 2009-12-8 12:52 AM
嗯嗯~了解
* R8 N- M4 q6 a' B! A6 H- ]謝謝 tommywgt 的解說6 n# t+ m6 d( H6 A
看來我的想法還是離實際有一段距離
1 I  F' z% U1 [$ n1 j果然隔行如隔山  繼續加油~ ^^
; x$ ?' G! o/ Q7 i6 p- A
- c, w8 @% d- l% Z7 ep.s. 這幾天突然都連不上chip123, m. g: B2 K' Z7 ?, T
真是奇怪
9 z: i% e" C& B2 X9 u* E還以為關了 @@a



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