Chip123 科技應用創新平台
標題:
Xilinx ISE Post-sim發生的問題
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作者:
s901147
時間:
2009-3-20 04:17 PM
標題:
Xilinx ISE Post-sim發生的問題
各位先進好，
2 i# ^* d# k, I5 B* n
我在使用Xilinx ISE碰到了一些狀況:
4 Z1 K! [3 p9 ^0 Y' J3 l
問題一:
! {% `% e3 y" {; F( e3 U! v
在使用Synplify合成之後(只有設定freq. constraint)，
, P- X& F5 V; V0 Z# ?4 F8 a% \
在跑接下來的implementation的結果，
6 M5 q1 F9 C$ |- M0 ^: K- a
P&R的timing的分析，slack都是正的，
7 m+ l! n: U: D
但是P&R的模擬下，在testbench模擬時卻有訊號還是會Violation，
[3 w6 R: D8 T; j
不知道原因為何?因為試了很久還是摸不著頭緒!
' c3 [$ M3 `! Y% {5 H, x
* q2 s6 l7 B2 B: x/ J: X2 t
問題二:
4 _% D% f, R/ n4 D4 c
同問題一，就是這個module我們包了四個於Top module，
7 Z& ]; Z6 F& T+ m+ @
其中，四個當中的結果，也許會有一個Violation發生，
8 H/ H( n. o7 ~9 a6 Q
也許會有一個沒看到Violation但是輸出訊號都是0，
# R# t1 P. F* E5 D8 g0 }7 Y
也許會有正確的情況。
- r! u4 e- [8 G5 T7 ?
現在就是沒辦法讓四個同樣的東西同時Post-sim正確，
! _ m, C% V, t/ s, ~ X
苦惱中呀!
8 n# m! a5 f' U
* {5 U" Y* ]. L% h
在各位先進百忙之中，感謝你們的回答與經驗指教!
作者:
tommywgt
時間:
2009-4-5 11:11 PM
標題:
僅供參考
問題一:
$ n. p5 {+ z) T% w
是否與test bench有關?
, s: Z# i) i! p: |
P&R timming report跟test bench都是由你提供的, 請檢查一下這二則的設定值
& S. ^9 R* o. G6 ?" s2 x
問題二:
) a" @7 \/ `; G2 v, x! Z5 N
同問題一
- N- Q# A/ M- \' M
& F0 z5 G% R$ M
當然最好是找跟你配合的FAE討論, 至少可以一起找問題
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