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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › crystal oscillator不起振~
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[問題求助] crystal oscillator不起振~

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camilla
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1#
發表於 2008-9-26 17:40:34 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位前輩~4 M! \. o6 o" I7 D. @0 K, E
) ^9 Z( `2 y7 X. G- P$ F: g: B
我現在正在研究crystal osc.我有在論壇裡看到這方面的討論...$ i' D( ~% j5 O+ v# @+ L1 T2 K) q* U
http://www.chip123.com.tw/phpBB/ ... 8412&sid=g0bJll4 g1 W0 X4 J' v  H+ t, V# Y

4 Y# n" I' J& K+ s- ^其中finster版主建議說加入這個模擬條件  VDD VDD 0 PWL(0 0, 500US 3.3V)
3 N! Z9 {0 b% b( K' ~" C% h& D" a7 e4 P2 T2 v2 }
但很奇怪的是,我加入這個條件後竟然不能振了,但若是VDD VDD 0 3.3V卻可以振,4 G4 i, {7 S0 G( ^) t& ]3 i( C$ }
: q* _! ^* V7 a! B! M0 L9 g
是什原因呢?% r# R, o9 M1 G  @

% T) c% ~0 H! w% H! [( ~$ y0 F另外finster版主題到的low current crystal oscillator...請問有bias voltage control相關的資料可以參考嗎?
7 L3 C; ?+ K8 s. f1 u! O9 x8 S(因我加完i/o pad後的電流竟然幾mA阿~)3 g# i6 R: H; |$ o3 K) V

& \- ^, g8 g  Q( M9 I請各位前輩知道的話能給一些意見嗎?謝謝8 Y) ~4 r; l% ^
2 g3 N7 s, H, K
對了...我crystal osc frequency = 13MHz , vdd=3.3v
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finster
2#
發表於 2008-9-30 01:17:51 | 只看該作者
我當初在作crystal oscillator模擬時,會加這個power ramp的方式+ Z8 A& N, o3 G& Y" M* p
   VDD VDD 0 PWL(0 0, 500US 3.3V)/ f' E4 [. E. M' f4 N2 T! s
這是模擬電源電壓是從0V開始往上昇,在一定的時間內會達到穩定值,而會在多少的時間內達到穩定值就看PCB版子上的電源電壓多快能夠達到穩定,而這是比較接近真實情況的模擬,因為所有的電路皆不是一開始就是vdd
( @1 h. L" @/ t3 _. q/ _如果,你所設計的電路無法接受power ramp的電源電壓方式,那表示你的電路在power ramp過程中有遇到無法收斂的點,以致於電路會無法起振,解決之道有幾種方式可以試試看,一是加initial電壓,二是在電路中加負載電容試試看,至於要加多少,這點要看你的電路來決定,三是試著改變ring oscillator的size大小
2 W) n  `7 G4 }8 {' p3 J/ b' R+ h+ p7 s# A: k! n  m3 V& Y: v. V
你的crystal oscillator電路有需要作到low power嗎(total current <= 10uA以下)??
4 M8 L8 H' D+ n/ M) g1 B- ~! n, j如果沒有,那就不需要bias voltage control
! A; ~  m* w  L# O6 X( h6 m9 d+ _" J5 y* o+ Z+ |' o
3.3V @ 13MHz的crystal oscillator,我已經很久沒作這方面的電路了,對於它的current會有多少已經不太有概念了,如果你想知道為何它的電流會這麼大,建議你看一下crystal oscillator兩端的電壓波形,再來觀看接在crystal oscillator的那個buffer(inverter)以及接進去的第一個反相器的電流,如此一來,你應該就可以看出為何電流會那麼大,同時也應該可以想到要怎麼修改size
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camilla
3#
 樓主| 發表於 2008-10-1 11:31:39 | 只看該作者
謝謝finster版主~% D" Q. V2 {! o
, Y/ E* F9 y4 f& V- O
我加了初始電壓進去後就可以了~ ( i7 d+ L) u  A$ B+ R

( _; G% u7 B: z) q" s我有看了一下你建議的那幾個電流...在inv的電流大概是2.多mA,
7 A; }0 `3 ~. k/ I: M  ?* ]9 z3 f; y( _( N, w
我也針對這個方向下去修正~也有變小了~
/ A3 S7 D6 a1 S. o
& D: F/ s  B( T  C+ G3 P+ x! C另外我還有一些疑問,就是crystal oscillator除了消耗功率外尚需考慮什麼條件呢?
% g/ \- p! E" K1 ]& X+ L+ ^, C$ K9 I
我教授給的spec只有vdd=3.3v i<1mA Freq=13MHz 那我還要再另外考慮什麼嗎?% z2 s# G( A9 r+ q

2 X5 M0 N/ D% ?# m3 l- b* K(不可能那麼簡單吧?)
( A- z( B+ {7 U( A+ U5 ~5 e
9 l: W/ o( A" k麻煩各位前輩了~謝謝
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finster
4#
發表於 2008-10-2 07:46:15 | 只看該作者
一般crystal oscillator的電路設計,最重要的是當電源電壓一開起來之後就要能夠起振,經過多久之後振盪頻率要能夠穩定,整個振盪電路的電流消耗有多少,振盪頻率的jitter或者頻率穩定度為何(這項通常是針對R-C oscillator,對於crystal oscillator則較少有人在留意),整個area有多大! x0 ^& y" q1 m2 o' Q
這幾點是crystal oscillator circuit在設計初期會留意的幾項
: W) i2 F* ~0 S2 ^其中第一項和第二項是首要的,其他的就都還好,反正,只要有起振,大概就完成了80%
2 A' x4 u. |& h8 W! G8 A/ N& e& i' W
另外一提的是,有些crystal oscillator會作low power crystal oscillator,整個振盪電路的電流消耗要小於10uA或者小於1uA以下的規格,這種電路很難作,而且也要很小心,而這種電路和前面所提的設計難度大概差了至少三倍以上吧
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camilla
5#
 樓主| 發表於 2008-10-2 09:14:12 | 只看該作者
謝謝finster版主~讓我獲益良多
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camilla
6#
 樓主| 發表於 2008-10-3 17:49:50 | 只看該作者
不好意思~finster版主~
; L. Z! e, U* y  U: g; E2 R  o& E. K' X1 C
因為我現在想在不使用這個crystal時能把他disable(因inverter會有dc path),所以把inverter改成一個tri-state inverting buffer,但在disable時不是輸出應該要為零嗎?
3 e8 e, H- w" ^7 w) O) c/ C但為什麼卻慢慢衰減到1.5v左右?這是正常的嗎?
5 g# S, F. }3 m! x. J1 A0 K3 Z1 N( l3 i7 _0 ]
再次麻煩各位了~謝謝
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camilla
7#
 樓主| 發表於 2008-10-3 17:51:48 | 只看該作者
對不起~忘記附圖了~# E" Y$ k8 o7 g) A5 x9 n

% J6 {9 O; f5 l* n9 K5 x$ D不好意思~finster版主~4 u8 ~; m! g% C9 g
* c$ K% N. v0 C" j6 t* m- |6 ?
因為我現在想在不使用這個crystal時能把他disable(因inverter會有dc path),9 K/ U1 c" Y- f6 T& h0 u
所以把inverter改成一個tri-state inverting buffer,, f1 ~8 M# Q& R
但在disable時不是輸出應該要為零嗎?7 n& M( C4 o  o% t
但為什麼卻慢慢衰減到1.5v左右?這是正常的嗎?
( f% O8 {' j  z% a# v' G3 y2 ~( o
0 k. L7 l4 ]$ d4 ?6 W再次麻煩各位前輩了~謝謝

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8#
發表於 2008-10-3 19:11:47 | 只看該作者
tri-state inverting buffer,在disable時輸出應該是Floating(High Z，高阻抗)
+ P# l2 f' X4 _所以你應該用power down switch來做喔~~~
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camilla
9#
 樓主| 發表於 2008-10-5 12:32:33 | 只看該作者
poseidonpid你好~
4 A9 d0 l: C" @: Q! e3 z* ~" u2 t: f( o% B5 L4 ^4 ]' _0 {, v
請問有範例可參考嗎?因為我不清楚你講的意思~那TRI-STATE BUFFER在DISABLE時是Floating(High Z),那輸出應該是什呢?! C5 s( w! \- X: I) c. N1 F

# r7 j$ ^6 x8 O7 \麻煩各位前輩再次指教了~謝謝~
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finster
10#
發表於 2008-10-5 23:40:39 | 只看該作者
一般來說,我們不會用inverter作為crystal oscillator的放大器0 d, ^7 h6 m! {, l. q
而是用NAND作為取代inverter1 \5 g9 f- @, }1 _2 u
原因乃是NAND的另外一腳可以作為enable pin的control
! \) a5 c6 w: J$ B% U7 r
+ m" ^9 \2 j3 I( F( \再來,crystal oscillator不建議你用tri-state inverter buffer
. l' @& w, s) W6 y" }9 _/ ]# w5 @2 o原因是在disable情況下,output為folating,或者有人稱之為Hi-Z,此時為任何電壓準位$ D; Y8 H* z* n  k6 O5 w3 i
這對接在後面的電路而言,反而會造成極大的leaking current0 s: H6 t. O2 Y$ {0 V
而這,是絕對要避免的情況
; }/ j9 a) [6 v+ G* W/ N, {5 N1 L0 w5 g/ A
最後,你所提到的dc path  p$ g2 i2 E# A, W; e# u
我不知道你在inverter的電路下所作的disable是怎樣子的一個電路/ C! _2 t* C/ y3 }+ G: K, B& P
一般,要作disable的動作,我們不會用inverter來作,而是利用NAND或者NOR來實現1 h5 o( Z7 x$ B; z1 \6 H: x
若真要用inverter來作disable,那會在input端前面加一個transmission gate和一個對vdd的PMOS或者對ground的NMOS,如此便可達到你要的功能,只是,與其要這麼複雜,還不如直接採用NAND即可達到要求,既簡單又方便
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camilla
11#
 樓主| 發表於 2008-10-6 14:10:05 | 只看該作者
謝謝finster版主~- v; P$ K: U& Y
0 ?" ~7 C  p7 w4 O
我了解了~我目前是兩個方法都試看看(加"nand" or "transmission gate & power down")...謝謝版主的指點~
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camilla
12#
 樓主| 發表於 2008-10-7 16:07:46 | 只看該作者
各位前輩~- Y6 g) C0 M# z) B; b

8 r" W- o$ G& V* X. s4 l& l我之前模擬crystal osc後,教授看了說我的作法是沒錯但想法錯了~8 t0 G7 ]* A0 J9 n: ^2 [& g

% n, u% G0 Q- P- J$ J. L+ t+ m4 k: ~因為我這個crystal osc是要藏在學長的ic裡...要用他其中一個i/o pad來實驗...+ @6 S; u) k* d0 s

( X6 O4 z- a5 S9 Q) j所以在不使用這個crystal時,能完全不影響到這個i/o pad所連接的cell(學長的i/o pad有另外用途~)
* t) s8 J2 h5 q1 l/ s4 b
  `! @& j; G( z. L; l: n, e但我還是不太懂我教授的意思...且我的schmitt在disable時輸出是要為0...  q5 ^- ?5 F' P2 E* E

; p4 r0 D/ y$ d: k) U我實在不清楚我教授的意思...在原本的設計裡不是disable時就是把這個crystal都關掉了嗎?
% S! Z" l% S* Y9 V( k- b
- }$ l* J( D: n8 s  Y3 u為什一定要使用一個tri-state buffer來代替inverter呢?一定輸出要為floating呢?% b! T- n. t1 Z: p9 W) J# D3 Z
' J$ w9 O5 W0 @1 k. D& D
請各位前輩指點一下~非常謝謝~
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camilla
13#
 樓主| 發表於 2008-10-7 23:19:48 | 只看該作者
各位前輩~% h, ?2 Y; Q# f# Z. W
2 P9 @( _' o6 ]' r* ]2 F2 Z
我剛剛想到,因為我是接到i/o pad,所以不希望在disable時,crystal會造成電路消耗而影響到真正接到此i/o pad的電路功能...
' Z- V0 q& W* g- t: l% I( ^9 Z( E( [* N, I6 p. D
所以我教授才希望crystal disable時是floating...但又如finster版主所講,在high-z會有leakage current的影響...5 P& A3 J  ?( L. G( `

7 R+ K# F7 L  X1 Y- f' s- Q6 {那有什方法可以避免這個問題呢?或有什方法可以能有同樣功能(disable 是floating)但卻沒有此問題呢?( F1 U" O( q0 `4 w# j; D) V
# a/ i' Y) D: p0 f; |! N
麻煩各位前輩了~幫幫忙(因為我月底要搭學長的順風車,藏在裡面下線,所以拜託各位前輩了)謝謝~
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finster
14#
發表於 2008-10-8 00:03:45 | 只看該作者
方法有很多種
0 ~3 K- |8 n. q. i4 V& Q8 x附圖是示意圖,實際控制信號自己加上去吧* Y% h1 k* h4 q
  o5 t. J% l9 i) d% m
我前面提到floating 會造成後面一級會有leakage current的問題,一般都是利用傳輸閘來解決此一問題$ H+ U' l  H7 ^! H7 s0 H7 c1 C* t
方式就如附圖所示

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camilla
15#
 樓主| 發表於 2008-10-8 12:10:17 | 只看該作者
不好意思~謝謝finster版主的耐心指教~
: s+ B  _* y0 M2 O( W: h& _" {# e8 {, }1 z9 T/ m$ @
我現在改成如finster的建議~不過我對在disable時的輸出不太確定是否正確~, e, [7 z. A& C0 F8 x: d+ r$ x$ m
1 g+ i/ n+ P9 r
如附件~是因為floation的關係所以他會慢慢衰減到一個偏壓嗎?而不會是0或vdd....?
8 J8 H* @& M7 ]7 r2 X3 V
8 _2 n# a: d( D3 w再次麻煩各位前輩了~非常謝謝~

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finster
16#
發表於 2008-10-8 16:27:34 | 只看該作者
不確定你是指那一個節點的電壓( _+ y# f6 s$ B* s
若依照我上面所繪的草圖,在一段時間後應該會降到0V( P% w, ~# m, d, }* F

: N% J# _+ e* T7 U9 Z, ?不過,你的模擬圖卻沒有. N8 U1 E, E% f8 N' x$ o
我猜,可能是因為在模擬crystal oscillator時,在crystal oscillator兩端要掛一個串接電阻# e9 c  K* y# M" F! l
故而在進入到disable時,原本要降到0V的電壓會因為這個電阻的緣故而變成到0V ~ VDD之間的電位,此時,在crystal oscillator兩端既不是Hi-Z,也不是在0V或者VDD  K! D, W8 {* O1 \" U( n" {
你的模擬圖應該是正確的情況
* i1 r+ V5 k. J# f1 u" r若想要證實,將串接在crystal oscillator兩端的電阻在串接一個傳輸閘,在進入disable情況時,將這條path打開,如此一來,在I/O PAD應該會看到0v的電位
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camilla
17#
 樓主| 發表於 2008-10-8 17:46:06 | 只看該作者
不好意思~一直麻煩finster版主~) ~' J- q1 M1 b: Q
) L) N) X, J7 l6 T7 j7 R
我的電路是如圖,我的輸出是指在INV改成你建議的電路多加一個TG後的輸出那點~
/ Z7 B. c) A) c5 O2 Y- t5 l7 }7 |" }) e* L8 ^( K' ]: ]' a9 [
你講的是回授電阻嗎?但我已經把他用一個tg來代替了,所以disable時這個path是打開的~. Y; Y7 j8 N6 u0 [

; x  g; K7 C* q還是你講的"串接電阻"不是只回授這個電阻?
3 C4 y- G3 |0 X9 k" O5 s7 [* [
2 g$ ?8 `8 X5 |$ x; E假如我輸出不是0 OR VDD會有影響嗎?6 y( h7 B8 C7 a7 H6 d
! G0 n3 D( w* v1 d, P
這個偏壓有可能是我的回授電阻(tg)所造成的的嗎?(在en和enb要通不通的情況下一直有一個偏壓存在?)" G8 D" o$ y6 _! K+ k+ o; B
7 L) H2 z, h0 _7 P3 K& N
不好意思再麻煩各位前輩了~非常謝謝~
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camilla
18#
 樓主| 發表於 2008-10-8 17:48:51 | 只看該作者
我又忘記附上電路了~對不起 . L/ T3 @$ g5 h0 o# S, K- s
0 G" q- x8 n# @, D8 r( h
不好意思~一直麻煩finster版主~2 a% ~9 W; d! P! X2 z# j! ?7 y
+ E. Z0 e; p: E$ Q# G$ k
我的電路是如圖,我的輸出是指在INV改成你建議的電路多加一個TG後的輸出那點~/ g0 t& c6 V1 \# C$ E  z

7 L  Z$ [2 w  d+ S你講的是回授電阻嗎?但我已經把他用一個tg來代替了,所以disable時這個path是打開的~
; S4 z4 y6 b7 C+ V/ r5 i9 w9 k# \. N0 n# G, F) U
還是你講的"串接電阻"不是只回授這個電阻?
9 Q7 H8 G, v8 ^" q2 A2 R6 ]; o% K9 |% S6 `* |0 |, H( W
假如我輸出不是0 OR VDD會有影響嗎?1 r' x, M6 M( h. r* z# X
0 Z6 t: j( Y" Q$ n8 g* u8 i0 L
這個偏壓有可能是我的回授電阻(tg)所造成的的嗎?(在en和enb要通不通的情況下一直有一個偏壓存在?)
. [. u' x: L8 ~( W4 r) d/ F% Y+ p( U8 ^" I
不好意思再麻煩各位前輩了~非常謝謝~

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finster
19#
發表於 2008-10-10 08:19:19 | 只看該作者
這是我依照你的電路圖所畫的動作圖. ?2 N) u% j. c' \% A- S  C
在disable的情況下C1的電容上會有電壓,因為在disable下,電容沒有path可作放電,所以原本在C1上的波形該為振盪的正弦波應該會變成一個介於vdd到ground的一個電壓存在,波形該為你前面所貼的Vout才對$ y( v  O# [5 k
至於C2,因為反相器的輸入級被接到ground,故而在反相器的輸出應該為vdd,而非介於vdd和ground的任一個電壓,所以,若你的輸出電壓介於vdd到ground的一個電壓,這點倒是很奇怪,除非你的反相器的拉力不足以讓C2的電壓在disable的情況下被充電到vdd/ C! z  o* E9 C
若以你目前貼的電路圖來看,在disable下是不會有問題,但,要留意是其他電路接到C1的節點,因為C1在disable下是floating,所以任何電壓皆有可能,那對接到這點的電路而言就有可能會造成leakage current的產生,除非,你在disable的情況下,C1那一節點會有另外的輸入電壓來控制,那就不會產生問題7 Y  l0 @9 V; K; v2 _9 j# F

3 p) Q8 x+ U6 o1 H至於C2,通常是接到buffer的輸入電壓點,在disable情況下,一般都會建議要為vdd或者ground,不會在disable下所接到的那個buffer會有leakage current的產生,而這是要避免的情況
" H$ }7 R, E& U2 |5 J  X: m1 o1 J% G" E& `$ `7 @
如果你學長的電路在disable情況下要用到C1和C2兩個I/O PAD,那你C2的電壓在disable情況下就不能被拉到vdd,不然會有問題,這點你需跟你老闆確認一下,若有需用到C2那個I/O PAD,那在反相器的輸出級就必需接一個傳輸閘來隔開在disable情況下C2的連接
: J9 b+ f1 x5 K( v) M4 l+ T2 n8 h! J8 A( W/ L" i! O& a) E
最後,你上面所貼的圖為Vout的波形??" r( C& T3 g7 E
這點讓我覺得很奇怪,若照電路圖的行為來看,Vout在disable下該為VDD,而非介於vdd到ground的作一點電壓,你需再次確認一下傳輸閘的電壓有無錯誤,不然這樣子的波形是無法和你的電路圖作相呼應與解釋,而通常在這種問題下,要不就是遺漏掉什麼,不然就還有其他元件影響到C2的電壓,以致於C2沒有被拉到vdd,
: ~; h: c) H6 m( r
. Q) n  c, ~* Q) M[ 本帖最後由 finster 於 2008-10-10 08:47 AM 編輯 ]

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camilla
20#
 樓主| 發表於 2008-10-11 17:15:07 | 只看該作者
謝謝finster版主的詳細解釋~
2 g0 g& m( }! K6 d! q5 f7 K' Y
我學長電路在disable時是需要用到c1和c2兩個i/o pad的...而我現在最主要問題是...9 P* r8 h# F6 c5 V, v8 p
9 `! |5 y. g; M, i* b4 y' b
在反相器輸出沒加傳輸閘時,我的輸出在disable時是可以拉到vdd的...
+ k) n' b) y1 p! l+ ?6 G% m% h1 i4 ~3 {$ S& @
但在反相器的輸出我有加一個傳輸閘來隔開在disable情況下對c2得連接,但此時的輸出應該是要如何呢?
; i3 I' e# K8 C) a) l& y% W3 k& V$ X* R" T& L
不是應該維持在vdd嗎?但卻是如圖所示的結果!!
8 O; k2 l. [4 n( C4 _6 u
4 E4 c" S; t; s/ d! }是在加入這個用來隔開c2連接的這個傳輸閘後才會有如此的結果發生,是我的傳輸閘的設計有問題嗎?
  n2 y% @! \0 Q5 i& @( p8 A: D" ]: z9 ^0 [
一般像用來當成disable的傳輸閘有和限制呢或設計條件呢?因為我是懷疑是加了反相器輸出後的傳輸閘的關係...
1 y1 u* Z& E9 U9 W2 s7 n* e$ v
8 N9 @7 y2 j9 I3 p但又不知道這個傳輸閘除了作disable用的開關外有什限制?
# ]  ?: D* z5 M0 h8 q# O6 A/ p3 p/ j  [; e2 n  w/ d% t( V/ O
請各位前輩和finster版主在幫幫忙~非常感謝~

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